| 中文摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第8-15页 |
| 1.1 引言 | 第8-10页 |
| 1.2 论文的背景与意义 | 第10-13页 |
| 1.2.1 SRAM设计过程中的问题与挑战 | 第10-12页 |
| 1.2.2 SRAM仿真工作存在的优化可能 | 第12-13页 |
| 1.3 论文的主要内容 | 第13-15页 |
| 第二章 SRAM编译器 | 第15-28页 |
| 2.1 SRAM基本原理 | 第15-17页 |
| 2.1.1 SRAM基本架构 | 第15-16页 |
| 2.1.2 SRAM存储单元 | 第16-17页 |
| 2.2 SRAM编译器 | 第17-20页 |
| 2.2.1 SRAM编译器设计流程 | 第17-19页 |
| 2.2.2 SRAM编译器实现流程 | 第19-20页 |
| 2.3 特征化 | 第20-27页 |
| 2.3.1 特征 | 第21-22页 |
| 2.3.2 实例 | 第22-24页 |
| 2.3.3 输入压摆和输出负载 | 第24页 |
| 2.3.4 工艺角、电压和温度 | 第24-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 基于关键电路的分段拓展时序优化方法 | 第28-39页 |
| 3.1 基于关键电路的分段拓展方法提取建立时间 | 第28-34页 |
| 3.1.1 关键路径分析 | 第28-29页 |
| 3.1.2 分段拓展方法 | 第29-31页 |
| 3.1.3 建立时间分析 | 第31-32页 |
| 3.1.4 应用基于简化电路的分段拓展方法提取建立时间 | 第32-34页 |
| 3.2 基于时延搜索的SRAM建立时间快速提取方法 | 第34-35页 |
| 3.2.1 传统的SRAM建立时间提取方法 | 第34页 |
| 3.2.2 基于时延搜索的SRAM建立时间快速提取方法 | 第34-35页 |
| 3.3 建立时间提取实验 | 第35-37页 |
| 3.4 结果分析 | 第37-38页 |
| 3.5 本章小结 | 第38-39页 |
| 第四章 基于最小二乘法的特征化优化方法 | 第39-64页 |
| 4.1 最小二乘法 | 第39-42页 |
| 4.1.1 线性回归模型 | 第39页 |
| 4.1.2 最小二乘法 | 第39-41页 |
| 4.1.3 算法实现 | 第41-42页 |
| 4.2 SRAM时序的特征化 | 第42-55页 |
| 4.2.1 时序数据 | 第42-46页 |
| 4.2.2 时序预测 | 第46-55页 |
| 4.3 SRAM功率的特征化 | 第55-62页 |
| 4.3.1 功率数据 | 第55-57页 |
| 4.3.2 功率预测 | 第57-62页 |
| 4.4 实验结果分析 | 第62-63页 |
| 4.5 本章小结 | 第63-64页 |
| 第五章 总结与展望 | 第64-66页 |
| 5.1 论文总结 | 第64页 |
| 5.2 工作展望 | 第64-66页 |
| 参考文献 | 第66-71页 |
| 攻读学位期间本人出版或公开发表的论著、论文 | 第71-72页 |
| 致谢 | 第72-73页 |
