基于PowerPC的DCS控制系统主控制器设计与实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 课题研究的背景及意义 | 第7页 |
| 1.2 国内外发展现状 | 第7-8页 |
| 1.3 本文主要工作 | 第8-11页 |
| 1.3.1 选题来源 | 第8页 |
| 1.3.2 论文主要研究内容 | 第8页 |
| 1.3.3 论文组织结构 | 第8-11页 |
| 第二章 总体设计方案 | 第11-19页 |
| 2.1 设计准则 | 第11页 |
| 2.2 DCS控制系统简介 | 第11-13页 |
| 2.3 主控制器简介 | 第13-18页 |
| 2.3.1 主控制器整体功能概述 | 第13-15页 |
| 2.3.2 主控制器技术指标 | 第15-18页 |
| 2.4 本章小结 | 第18-19页 |
| 第三章 主控制器硬件电路设计 | 第19-43页 |
| 3.1 电源电路原理分析 | 第19-29页 |
| 3.1.1 静态功耗估算 | 第19-20页 |
| 3.1.2 模块内部各电源功耗 | 第20-22页 |
| 3.1.3 上电时序分析 | 第22-24页 |
| 3.1.4 电源实现方案 | 第24-26页 |
| 3.1.5 DC/DC分析 | 第26-27页 |
| 3.1.6 电源监控分析 | 第27-29页 |
| 3.2 复位电路原理及器件选型 | 第29-32页 |
| 3.2.1 复位时序分析 | 第29-30页 |
| 3.2.2 复位实现方案 | 第30-32页 |
| 3.3 时钟电路原理及器件选型 | 第32-35页 |
| 3.3.1 时钟设计要求 | 第32-34页 |
| 3.3.2 时钟实现方案 | 第34-35页 |
| 3.4 DDR3 SDRAM电路设计及器件选型 | 第35-36页 |
| 3.5 系统网通讯 | 第36-38页 |
| 3.6 冗余切换与同步 | 第38-39页 |
| 3.7 掉电保持 | 第39页 |
| 3.8 I/O BUS主站 | 第39-40页 |
| 3.9 下载与调试 | 第40-41页 |
| 3.10 主控制器PCB和实物图 | 第41-42页 |
| 3.11 本章小结 | 第42-43页 |
| 第四章 系统底板硬件电路设计 | 第43-55页 |
| 4.1 硬件原理 | 第43-45页 |
| 4.2 底板技术指标 | 第45-46页 |
| 4.3 参数设置 | 第46-48页 |
| 4.4 接口定义 | 第48-53页 |
| 4.5 底板PCB和实物图 | 第53-54页 |
| 4.6 本章小结 | 第54-55页 |
| 第五章 功能测试 | 第55-59页 |
| 5.1 测试方法 | 第55-56页 |
| 5.2 测试结果 | 第56-57页 |
| 5.3 测试结论 | 第57-58页 |
| 5.4 本章小结 | 第58-59页 |
| 第六章 总结与展望 | 第59-61页 |
| 6.1 总结 | 第59页 |
| 6.2 前景展望 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-65页 |
