基于FPGA的10G以太网UDP/IP处理器视频传输接口设计
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题背景与研究意义 | 第9-10页 |
| 1.1.1 课题研究背景 | 第9-10页 |
| 1.1.2 课题研究意义 | 第10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文主要内容及章节安排 | 第11-13页 |
| 第2章 UDP/IP协议栈设计实现 | 第13-27页 |
| 2.1 UDP/IP参考模型及原理 | 第13-16页 |
| 2.1.1 UDP/IP参考模型 | 第13-14页 |
| 2.1.2 UDP协议 | 第14-15页 |
| 2.1.3 IP协议 | 第15-16页 |
| 2.2 UDP/IP协议栈整体设计 | 第16-17页 |
| 2.3 发送模块设计 | 第17-21页 |
| 2.3.1 发送配置模块 | 第17-19页 |
| 2.3.2 发送组装模块 | 第19-21页 |
| 2.4 接收模块设计 | 第21-23页 |
| 2.4.1 接收配置模块 | 第21-22页 |
| 2.4.2 接收拆封装模块 | 第22-23页 |
| 2.5 UDP/IP协议栈MAC接口模块设计 | 第23-26页 |
| 2.5.1 MAC接口发送模块 | 第24-25页 |
| 2.5.2 MAC接口接收模块 | 第25-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第3章 10GMAC控制器设计实现 | 第27-42页 |
| 3.1 10G以太网MAC帧格式 | 第27-28页 |
| 3.2 MAC控制器发送模块设计 | 第28-32页 |
| 3.2.1 发送控制器 | 第29-30页 |
| 3.2.2 发送状态机 | 第30-32页 |
| 3.3 MAC控制器接收模块设计 | 第32-34页 |
| 3.3.1 接收状态机 | 第32-33页 |
| 3.3.2 接收控制器 | 第33-34页 |
| 3.4 暂停帧PAUSE模块设计 | 第34-36页 |
| 3.5 XGMII接口设计 | 第36-39页 |
| 3.5.2 发送接口设计 | 第38-39页 |
| 3.5.3 接收接口设计 | 第39页 |
| 3.6 混合CRC32校验模块 | 第39-40页 |
| 3.7 插入帧间隔设计 | 第40-41页 |
| 3.8 本章小结 | 第41-42页 |
| 第4章 高速数据传输系统设计 | 第42-49页 |
| 4.1 图像采集模块设计 | 第42-44页 |
| 4.1.1 图像传感器选择 | 第42页 |
| 4.1.2 OV7670传感器接口 | 第42-44页 |
| 4.2 图像存储模块 | 第44-48页 |
| 4.2.1 图像存储方式乒乓机制 | 第44-45页 |
| 4.2.2 SDRAM控制器模块设计 | 第45-48页 |
| 4.3 本章小结 | 第48-49页 |
| 第5章 系统功能分析与测试 | 第49-62页 |
| 5.1 UDP/IP协议栈功能仿真及验证 | 第49-52页 |
| 5.2 MAC控制器功能仿真 | 第52-56页 |
| 5.3 高数据传输仿真验证 | 第56-60页 |
| 5.4 系统FPGA测试分析 | 第60-61页 |
| 5.5 本章小结 | 第61-62页 |
| 第6章 结论 | 第62-63页 |
| 参考文献 | 第63-66页 |
| 在学研究成果 | 第66-67页 |
| 致谢 | 第67页 |
