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容偏差百核片上网络设计与多核粒度建模

主要英文缩略词表第5-8页
摘要第8-10页
Abstract第10-11页
第1章 引言第12-22页
    1.1 多核处理器与片上网络(NoC)第12-17页
        1.1.1 多核处理器第12页
        1.1.2 片上系统(SoC)第12-15页
        1.1.3 片上网络(NoC)第15-17页
    1.2 片上网络错误发生和容错研究第17-18页
    1.3 片上网络多核处理器的粒度建模第18-19页
    1.4 论文主要研究内容第19-20页
    1.5 本文组织结构安排第20-22页
第2章 片上网络相关问题研究第22-37页
    2.1 NoC拓扑结构第22-23页
    2.2 路由算法第23-25页
        2.2.1 路由算法分类第24-25页
        2.2.2 路由的死锁,活锁和饿死[32]第25页
        2.2.3 常见路由算法第25页
    2.3 流控机制第25-29页
        2.3.1 信息(Messages),数据包(Packets),微片(Flits)和物理微片(Phits)第26-27页
        2.3.2 不同粒度的流控方第27页
        2.3.3 虚拟通道第27-29页
    2.4 路由器结构第29-31页
    2.5 容错路由第31-34页
        2.5.1 故障模型第31-33页
        2.5.2 容错路由算法第33-34页
    2.6 片上网络测试方法第34-36页
    2.7 片上网络的评价标准第36-37页
第3章 百核可容工艺偏差片上网络及其测试电路设计第37-57页
    3.1 故障模型第38-39页
    3.2 路由器结构第39-43页
        3.2.1 链路和交换开关信息第40页
        3.2.2 容错路由算法第40-42页
        3.2.3 虚拟通道选择与FIFO深度设置第42页
        3.2.4 Wavefront交换开关分配机制第42-43页
    3.3 BISR测试电路第43-48页
        3.3.1 测试控制电路与测试单元第44-46页
        3.3.2 测试与配置包结构第46-47页
        3.3.3 BISR测试方法第47-48页
    3.4 工艺偏差容错第48-49页
    3.5 百核片上网络的硬件实现第49-51页
    3.6 芯片测试平台第51-52页
    3.7 测试结果及分析第52-56页
    3.8 本章小结第56-57页
第4章 基于多层网络的片上网络测试结构改进第57-69页
    4.1 多层测试获得网络(TAN)第57-62页
        4.1.1 广播网络第58-61页
        4.1.2 汇集网络第61-62页
    4.2 路由器组件测试方法第62-66页
        4.2.1 路由器控制电路测试第62-64页
        4.2.2 路由器链路测试第64-65页
        4.2.3 交换开关测试第65-66页
        4.2.4 虚拟通道FIFO测试第66页
    4.3 路由器测试结构第66-67页
    4.4 多层网络测试结构性能评估第67-68页
    4.5 本章小结第68-69页
第5章 基于片上网络的多核处理器的粒度建模第69-83页
    5.1 片上网络多核处理器性能模型第69-77页
        5.1.1 多核面积模型第69-70页
        5.1.2 单核处理器性能与面积关系模型第70-73页
        5.1.3 多核性能模型第73-77页
        5.1.4 模型结果分析第77页
    5.2 片上网络多核处理器良率模型第77-79页
    5.3 片上网络多核处理器时间稳定性模型第79-80页
    5.4 片上网络多核处理器三维评估指标第80-82页
        5.4.1 PYR三维评估标准第81页
        5.4.2 使用PYR标准进行多核粒度评估第81-82页
    5.5 本章小结第82-83页
第6章 总结与展望第83-85页
    6.1 总结第83-84页
    6.2 展望第84-85页
参考文献第85-91页
硕士学习期间录用和发表的学术论文第91-92页
致谢第92-93页

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