基于认知无线电的动态接收机设计与关键技术实现
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第一章 绪论 | 第9-16页 |
| ·课题背景及其意义 | 第9-12页 |
| ·国内外研究现状及发展 | 第12-14页 |
| ·主要工作和论文结构 | 第14-16页 |
| 第二章 认知无线电动态接收机总体设计 | 第16-32页 |
| ·接收机结构 | 第16-21页 |
| ·超外差接收机 | 第16-17页 |
| ·镜像抑制接收机 | 第17-19页 |
| ·零中频接收机 | 第19-20页 |
| ·低中频接收机 | 第20-21页 |
| ·数字中频接收机 | 第21页 |
| ·接收机的主要技术指标 | 第21-25页 |
| ·噪声系数 | 第22-23页 |
| ·线性性能 | 第23-24页 |
| ·动态范围 | 第24-25页 |
| ·认知无线电动态接收机射频前端设计方案的确定 | 第25-31页 |
| ·系统对接收机射频前端相关指标的要求 | 第25-26页 |
| ·认知无线电动态接收机系统方案的分析 | 第26-27页 |
| ·认知无线电接收机射频前端的设计方案 | 第27-28页 |
| ·认知无线电接收机射频前端的系统仿真 | 第28-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 认知无线电动态接收机关键模块的设计与仿真 | 第32-48页 |
| ·低噪声放大器的仿真设计 | 第32-41页 |
| ·低噪声放大器的主要性能指标 | 第32-33页 |
| ·低噪声放大器的阻抗匹配 | 第33-34页 |
| ·低噪声放大器的仿真 | 第34-41页 |
| ·混频器的电路设计 | 第41-43页 |
| ·混频器的主要技术指标 | 第42-43页 |
| ·混频器的电路设计 | 第43页 |
| ·中频滤波器的仿真设计 | 第43-45页 |
| ·中频可变增益放大器的电路设计 | 第45-47页 |
| ·本章小结 | 第47-48页 |
| 第四章 频率合成器的设计 | 第48-62页 |
| ·频率合成技术简介 | 第48页 |
| ·直接数字频率合成器 | 第48-52页 |
| ·DDS 简介 | 第48-49页 |
| ·DDS 的基本原理 | 第49页 |
| ·DDS 的理想输出频谱 | 第49-51页 |
| ·DDS 的噪声性能分析 | 第51页 |
| ·DDS 的性能特点 | 第51-52页 |
| ·锁相环频率合成器 | 第52-56页 |
| ·PLL 简介 | 第52页 |
| ·PLL 的基本原理 | 第52-53页 |
| ·PLL 的相位模型和动态方程 | 第53-54页 |
| ·PLL 噪声性能分析 | 第54-55页 |
| ·PLL 性能特点 | 第55-56页 |
| ·基于 DDS+PLL 的混合频率合成技术 | 第56-61页 |
| ·频率合成器概述 | 第56-57页 |
| ·DDS+PLL 的频率合成方案 | 第57-59页 |
| ·频率合成器频率锁定时间分析 | 第59-61页 |
| ·本章小结 | 第61-62页 |
| 第五章 频率合成器的实现 | 第62-74页 |
| ·设计要求 | 第62页 |
| ·系统设计方案 | 第62-63页 |
| ·方案选择 | 第62-63页 |
| ·系统规划 | 第63页 |
| ·芯片选型 | 第63-66页 |
| ·DDS 芯片的选择 | 第63-64页 |
| ·PLL 芯片的选择 | 第64-65页 |
| ·频率源芯片的选择 | 第65-66页 |
| ·其它芯片的选择 | 第66页 |
| ·频率合成器设计与调试 | 第66-73页 |
| ·频率合成器总体结构 | 第66-67页 |
| ·DDS 电路设计 | 第67-68页 |
| ·PLL 电路设计 | 第68-69页 |
| ·系统参数设计 | 第69-70页 |
| ·频率合成器电路调试 | 第70-71页 |
| ·频率合成器设计实物 | 第71-72页 |
| ·实验结果及分析 | 第72-73页 |
| ·本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| ·本文的工作总结 | 第74-75页 |
| ·下一步工作展望 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 附录1 攻读硕士学位期间撰写的论文 | 第79-80页 |
| 附录2 攻读硕士学位期间参加的科研项目 | 第80-81页 |
| 致谢 | 第81页 |
