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低密度奇偶校验码译码算法的硬件实现

摘要第1-5页
ABSTRACT第5-13页
第一章 绪论第13-19页
   ·数字通信系统的基本组成第13-14页
   ·纠错编码技术的发展第14-15页
   ·LDPC 码的优势与不足第15-16页
   ·LDPC 码的研究现状第16-17页
     ·LDPC 码的算法研究及其应用现状第16页
     ·LDPC 硬件实现研究现状第16-17页
   ·本文的主要工作及内容安排第17-19页
第二章 LDPC 码的构造和编码算法第19-30页
   ·几个重要的相关术语第19-20页
   ·LDPC 码的定义及相关知识第20-21页
     ·LDPC 码的定义第20页
     ·LDPC 码的校验矩阵第20-21页
     ·LDPC 码的生成矩阵第21页
   ·LDPC 的因子图(又称TANNER 图、二分图)结构第21-22页
   ·非正规LDPC 码第22-23页
   ·LDPC 码的构造方法第23-25页
     ·随机构造法第24-25页
     ·代数构造法第25页
   ·LDPC 码的编码方法第25-30页
     ·下三角形式的校验矩阵编码第25-26页
     ·下三角矩阵算法复杂度分析第26页
     ·基于近似下三角矩阵的编码第26-30页
第三章 LDPC 码BP 译码算法及其性能仿真第30-43页
   ·概率域上的BP 译码算法第30-35页
   ·环路对BP 译码算法的影响第35-37页
   ·对数域上的LOG-BP 算法第37-38页
   ·对LOG-BP 算法的一点改进第38-39页
   ·BP 算法性能分析与仿真第39-43页
     ·码长对性能的影响第40页
     ·迭代次数对性能的影响第40-41页
     ·码率对性能的影响第41-42页
     ·信噪比对性能的影响第42-43页
第四章 量化数据位数的分析与选择第43-48页
   ·数据量化位数选择问题的引出第43页
   ·影响量化数据位数选择的因素第43-44页
   ·量化数据位数的选择第44-48页
     ·初始信息量化分析第44-46页
     ·中间变量量化分析第46-47页
     ·本设计的量化数据选择第47-48页
第五章 译码器电路的结构与模块设计第48-65页
   ·译码器三种硬件结构第48-51页
     ·并行结构第48-49页
     ·串行结构第49-50页
     ·部分并行结构第50-51页
   ·译码器总体结构设计第51-52页
   ·译码器数据接收、发送模块的设计第52-54页
     ·数据接收模块Uart_Receiver第52-54页
     ·数据发送模块Uart_Transmitter第54页
   ·译码器各个功能模块的设计第54-65页
     ·初始信息存储模块(M_II)第54-55页
     ·垂直运算模块(B2C)第55-57页
     ·水平运算模块(C2B)第57-58页
     ·译码结果存储模块(M_DC)第58-59页
     ·信息选择重组模块(ISR)第59-60页
     ·控制模块(FSM_CTRL)第60-63页
     ·校验模块(M_CHK)第63-65页
第六章 译码器电路的模块仿真第65-77页
   ·FPGA 的设计流程第65-67页
   ·基于多种EDA 工具的FPGA 设计第67-68页
   ·硬件描述语言及系统设计第68-69页
   ·综合及时序仿真结果分析第69-77页
     ·综合第69-70页
     ·时序仿真第70页
     ·仿真波形及其结果第70-77页
第七章 译码器实验板设计与FPGA 实现第77-87页
   ·FPGA 简介第77-78页
   ·芯片选型依据以及所选FPGA 结构特点第78-80页
   ·实验板的主要结构及设计第80-85页
     ·供电电路设计第80-82页
     ·串口设计第82页
     ·FPGA 配置电路及其配置方式的介绍第82-84页
     ·TTL 至LVTTL 电平标准转换电路第84-85页
     ·片外SRAM第85页
   ·程序下载测试第85-87页
结束语第87-88页
参考文献第88-91页
致谢第91-92页
在学期间发表的论文第92页

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