摘要 | 第1-5页 |
ABSTRACT | 第5-13页 |
第一章 绪论 | 第13-19页 |
·数字通信系统的基本组成 | 第13-14页 |
·纠错编码技术的发展 | 第14-15页 |
·LDPC 码的优势与不足 | 第15-16页 |
·LDPC 码的研究现状 | 第16-17页 |
·LDPC 码的算法研究及其应用现状 | 第16页 |
·LDPC 硬件实现研究现状 | 第16-17页 |
·本文的主要工作及内容安排 | 第17-19页 |
第二章 LDPC 码的构造和编码算法 | 第19-30页 |
·几个重要的相关术语 | 第19-20页 |
·LDPC 码的定义及相关知识 | 第20-21页 |
·LDPC 码的定义 | 第20页 |
·LDPC 码的校验矩阵 | 第20-21页 |
·LDPC 码的生成矩阵 | 第21页 |
·LDPC 的因子图(又称TANNER 图、二分图)结构 | 第21-22页 |
·非正规LDPC 码 | 第22-23页 |
·LDPC 码的构造方法 | 第23-25页 |
·随机构造法 | 第24-25页 |
·代数构造法 | 第25页 |
·LDPC 码的编码方法 | 第25-30页 |
·下三角形式的校验矩阵编码 | 第25-26页 |
·下三角矩阵算法复杂度分析 | 第26页 |
·基于近似下三角矩阵的编码 | 第26-30页 |
第三章 LDPC 码BP 译码算法及其性能仿真 | 第30-43页 |
·概率域上的BP 译码算法 | 第30-35页 |
·环路对BP 译码算法的影响 | 第35-37页 |
·对数域上的LOG-BP 算法 | 第37-38页 |
·对LOG-BP 算法的一点改进 | 第38-39页 |
·BP 算法性能分析与仿真 | 第39-43页 |
·码长对性能的影响 | 第40页 |
·迭代次数对性能的影响 | 第40-41页 |
·码率对性能的影响 | 第41-42页 |
·信噪比对性能的影响 | 第42-43页 |
第四章 量化数据位数的分析与选择 | 第43-48页 |
·数据量化位数选择问题的引出 | 第43页 |
·影响量化数据位数选择的因素 | 第43-44页 |
·量化数据位数的选择 | 第44-48页 |
·初始信息量化分析 | 第44-46页 |
·中间变量量化分析 | 第46-47页 |
·本设计的量化数据选择 | 第47-48页 |
第五章 译码器电路的结构与模块设计 | 第48-65页 |
·译码器三种硬件结构 | 第48-51页 |
·并行结构 | 第48-49页 |
·串行结构 | 第49-50页 |
·部分并行结构 | 第50-51页 |
·译码器总体结构设计 | 第51-52页 |
·译码器数据接收、发送模块的设计 | 第52-54页 |
·数据接收模块Uart_Receiver | 第52-54页 |
·数据发送模块Uart_Transmitter | 第54页 |
·译码器各个功能模块的设计 | 第54-65页 |
·初始信息存储模块(M_II) | 第54-55页 |
·垂直运算模块(B2C) | 第55-57页 |
·水平运算模块(C2B) | 第57-58页 |
·译码结果存储模块(M_DC) | 第58-59页 |
·信息选择重组模块(ISR) | 第59-60页 |
·控制模块(FSM_CTRL) | 第60-63页 |
·校验模块(M_CHK) | 第63-65页 |
第六章 译码器电路的模块仿真 | 第65-77页 |
·FPGA 的设计流程 | 第65-67页 |
·基于多种EDA 工具的FPGA 设计 | 第67-68页 |
·硬件描述语言及系统设计 | 第68-69页 |
·综合及时序仿真结果分析 | 第69-77页 |
·综合 | 第69-70页 |
·时序仿真 | 第70页 |
·仿真波形及其结果 | 第70-77页 |
第七章 译码器实验板设计与FPGA 实现 | 第77-87页 |
·FPGA 简介 | 第77-78页 |
·芯片选型依据以及所选FPGA 结构特点 | 第78-80页 |
·实验板的主要结构及设计 | 第80-85页 |
·供电电路设计 | 第80-82页 |
·串口设计 | 第82页 |
·FPGA 配置电路及其配置方式的介绍 | 第82-84页 |
·TTL 至LVTTL 电平标准转换电路 | 第84-85页 |
·片外SRAM | 第85页 |
·程序下载测试 | 第85-87页 |
结束语 | 第87-88页 |
参考文献 | 第88-91页 |
致谢 | 第91-92页 |
在学期间发表的论文 | 第92页 |