数字锁相放大器关键技术研究
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-12页 |
| ·锁相放大器技术的意义和发展概况 | 第7-9页 |
| ·数字锁相放大器关键技术研究课题的提出 | 第9-10页 |
| ·本研究工作的主要内容 | 第10页 |
| ·论文的组织结构 | 第10-12页 |
| 第二章 锁相放大器原理 | 第12-20页 |
| ·锁相放大器基本概念 | 第12-13页 |
| ·正交矢量型 LIA | 第13-14页 |
| ·数字锁相放大器设计 | 第14-15页 |
| ·数字相关器设计 | 第15-18页 |
| ·乘法解调方法 | 第15-16页 |
| ·数字解调方法 | 第16-18页 |
| ·混频激励下相关器算法设计 | 第18-20页 |
| ·正交数字解调法 | 第18-20页 |
| 第三章 数字锁相放大器的硬件设计 | 第20-50页 |
| ·系统硬件结构 | 第20-21页 |
| ·系统结构 | 第20-21页 |
| ·系统硬件设计思路 | 第21页 |
| ·硬件系统的基础性设计 | 第21-30页 |
| ·DSP 最小目标系统 | 第21-27页 |
| ·电源设计 | 第22-23页 |
| ·时钟模式选择电路 | 第23-24页 |
| ·JTAG 接口电路 | 第24页 |
| ·DSP 引导模式选择 | 第24-25页 |
| ·FLASH 电路 | 第25-27页 |
| ·总线隔离电路 | 第27页 |
| ·CPLD 最小目标系统设计 | 第27-30页 |
| ·CPLD 引脚设置 | 第27-28页 |
| ·CPLD 编程 | 第28-29页 |
| ·ByteBlasterII 编程线缆 | 第29-30页 |
| ·并行口高速通讯控制电路设计 | 第30-36页 |
| ·通讯方案选择及并行口工作模式分析 | 第30页 |
| ·EPP 模式分析 | 第30-32页 |
| ·DSP 的 HPI 接口分析 | 第32-34页 |
| ·EPP 控制器电路设计 | 第34-35页 |
| ·3.3V 和5V 混合电压逻辑系统设计 | 第35-36页 |
| ·信号输入通道设计 | 第36-42页 |
| ·差分运算放大电路 | 第37-38页 |
| ·可编程增益放大电路 | 第38-40页 |
| ·前置放大器的设计 | 第38-39页 |
| ·增益的选择与控制 | 第39-40页 |
| ·抗混叠滤波电路 | 第40-42页 |
| ·模数转换电路设计 | 第42-50页 |
| ·A/D 转换电路 | 第42-44页 |
| ·FIFO 缓存电路 | 第44-47页 |
| ·时钟生成电路 | 第47-48页 |
| ·系统控制器设计 | 第48-50页 |
| 第四章 系统软件设计 | 第50-59页 |
| ·主机软件设计 | 第50-56页 |
| ·WINDOWS 平台下的I/O 端口访问 | 第50-51页 |
| ·EPP 通讯程序 | 第51-56页 |
| ·DSP 软件设计 | 第56-59页 |
| 第五章 系统仿真及实验 | 第59-64页 |
| ·EPP 控制器的功能仿真 | 第59-60页 |
| ·系统控制器功能仿真 | 第60-61页 |
| ·数据采集实验结果 | 第61-64页 |
| 第六章 总结与建议 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 发表论文和科研情况说明 | 第68-69页 |
| 致谢 | 第69页 |
