| 摘要 | 第1-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第6-9页 |
| 引言 | 第9-11页 |
| 第一章 频率合成综述 | 第11-16页 |
| ·频率合成的概念及其发展 | 第11-13页 |
| ·频率合成技术近况与展望 | 第13-16页 |
| 第二章 锁相环(PLL)基本原理和理论 | 第16-32页 |
| ·锁相环的基本原理 | 第16-18页 |
| ·锁相环路的主要性能分析 | 第18-23页 |
| ·锁相环的线性相位分析 | 第18-20页 |
| ·锁相环路的捕获性能分析 | 第20-21页 |
| ·锁相环路的跟踪性能分析 | 第21页 |
| ·锁相环路的噪声性能分析 | 第21-23页 |
| ·锁相环系统的相位噪声分析 | 第23-28页 |
| ·锁相环频率合成 | 第28-32页 |
| ·基本锁相环频率合成器 | 第28-29页 |
| ·变模分频PLL 频率合成器 | 第29-31页 |
| ·下变频PLL 频率合成器 | 第31-32页 |
| 第三章 DDS-直接数字频率合成技术 | 第32-44页 |
| ·DDS 简介 | 第32页 |
| ·DDS 的基本原理 | 第32-34页 |
| ·DDS 的结构 | 第34-39页 |
| ·相位累加器 | 第34-35页 |
| ·正弦查询表ROM | 第35-38页 |
| ·DDS 实际输出频谱及杂散指标恶化来源 | 第38-39页 |
| ·DDS 的性能特点及应用 | 第39-41页 |
| ·DDS 的性能特点 | 第39-40页 |
| ·DDS 的应用 | 第40-41页 |
| ·DDS 芯片介绍 | 第41-44页 |
| ·ADI 公司的 DDS 产品 AD98xx 系列 | 第41-42页 |
| ·Qualcomm 公司的 DDS 芯片 | 第42-43页 |
| ·其他公司的DDS 芯片简介 | 第43-44页 |
| 第四章 DDS+PLL 混合频率合成技术 | 第44-52页 |
| ·DDS+PLL 频率合成概述 | 第44页 |
| ·DDS+PLL 频率合成常用方案 | 第44-45页 |
| ·参考源由DDS 提供的锁相环频率合成器 | 第44-45页 |
| ·PLL 内插 DDS 频率合成器 | 第45页 |
| ·DDS+PLL 频率合成性能分析 | 第45-52页 |
| ·DDS+PLL 系统的频谱 | 第46-48页 |
| ·DDS+PLL 系统的相位噪声 | 第48-49页 |
| ·DDS+PLL 系统的杂散指标 | 第49-50页 |
| ·DDS+PLL 系统的跳频时间 | 第50-52页 |
| 第五章 C 波段低相位噪声本振源的研制 | 第52-75页 |
| ·项目的指标及功能要求 | 第52页 |
| ·系统的方面设计与论证 | 第52-54页 |
| ·系统方案原理图及总体工作原理 | 第52-53页 |
| ·系统方案原理框图 | 第52-53页 |
| ·系统总体工作原理 | 第53页 |
| ·系统方案可行性论证 | 第53-54页 |
| ·系统相噪指标 | 第53-54页 |
| ·系统杂散指标 | 第54页 |
| ·调谐精度 Step | 第54页 |
| ·C 波段低相位噪声本振源的实现 | 第54-66页 |
| ·DDS 与 MCU(单片机)模块 | 第54-56页 |
| ·2G 模拟锁相环模块 | 第56-59页 |
| ·锁相环路鉴频鉴相器分频和功分部分 | 第56-58页 |
| ·锁相环环路滤波部分 | 第58-59页 |
| ·C 波段功分和混频模块 | 第59-60页 |
| ·混频后放大及锁相环模块 | 第60-63页 |
| ·调试中出现的问题与改进措施 | 第63-64页 |
| ·系统总体设计与调试过程中应该注意的问题 | 第64-66页 |
| ·系统最终测试结果 | 第66-75页 |
| ·锁相环最终输出频谱 | 第66-72页 |
| ·系统相关模块实物图 | 第72-75页 |
| 结束语 | 第75-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-79页 |
| 附录 | 第79页 |
| 附录1 C 波段低相位噪声本振源部分电路原理图 | 第79-81页 |
| 附录 1-1 2G 模拟锁相环电路原理图 | 第79-80页 |
| 附录 1-2 7-7.4G 锁相环电路原理图 | 第80-81页 |
| 附录2 C 波段低相位噪声本振源部分程序 | 第81-89页 |
| 附录 2-1 AD4106 跳频程序 | 第81-84页 |
| 附录 2-2 AD9858 调谐程序 | 第84-89页 |
| 个人简历 | 第89页 |