| 摘要 | 第1-4页 |
| Abstract | 第4-6页 |
| 目录 | 第6-10页 |
| 插图 | 第10-12页 |
| 第一章 绪论 | 第12-22页 |
| ·研究背景 | 第12-16页 |
| ·集成电路发展趋势 | 第12-13页 |
| ·DSP的发展历史及趋势 | 第13-14页 |
| ·多核 DSP的提出 | 第14-16页 |
| ·研究现状 | 第16-18页 |
| ·国际研究现状 | 第16-17页 |
| ·国内研究现状 | 第17-18页 |
| ·研究意义 | 第18-19页 |
| ·论文的主要工作及贡献 | 第19-20页 |
| ·论文的主要工作 | 第19-20页 |
| ·论文的主要贡献 | 第20页 |
| ·论文结构 | 第20-22页 |
| 第二章 多核处理器系统概述 | 第22-30页 |
| ·多核处理器系统的分类 | 第22-24页 |
| ·同构多核处理器 | 第22-23页 |
| ·异构多核处理器 | 第23-24页 |
| ·多核处理器的存储结构 | 第24-25页 |
| ·集中式 | 第24-25页 |
| ·分布式 | 第25页 |
| ·通信机制 | 第25-26页 |
| ·共享变量 | 第25-26页 |
| ·消息传递 | 第26页 |
| ·互联结构 | 第26-28页 |
| ·总线结构 | 第26-27页 |
| ·交叉开关 | 第27页 |
| ·片上网络结构 | 第27-28页 |
| ·多核系统的性能评价方法 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 异构多核DSP总体架构 | 第30-38页 |
| ·CoStarII DSP简介 | 第30-32页 |
| ·RISC CPU简介 | 第32-33页 |
| ·异构多核 DSP总体架构介绍 | 第33-37页 |
| ·本章小结 | 第37-38页 |
| 第四章 异构多核 DSP系统设计 | 第38-68页 |
| ·CoStarII DSP内核精简 | 第38-40页 |
| ·私有数据存储器设计 | 第40-44页 |
| ·CoStarII DSP的 DM总线的读/写时序 | 第40-41页 |
| ·单端口存储器的读/写时序 | 第41页 |
| ·存储器地址端口RAW冲突 | 第41-42页 |
| ·消除存储器地址端口RAW冲突的写缓冲器 | 第42-44页 |
| ·私有程序存储器设计 | 第44-45页 |
| ·共享程序存储器设计 | 第45-50页 |
| ·程序存储器利用率上的矛盾 | 第45页 |
| ·分段分配策略 | 第45-46页 |
| ·逻辑地址至物理地址的映射 | 第46-49页 |
| ·程序段共享 | 第49页 |
| ·共享程序存储器结构 | 第49-50页 |
| ·共享数据存储器设计 | 第50-57页 |
| ·访问共享数据存储器的冲突类型 | 第51-52页 |
| ·降低访问访存冲突的策略 | 第52页 |
| ·多体并行的存储结构 | 第52-53页 |
| ·交叉开关矩阵 | 第53-55页 |
| ·访问优先级 | 第55-56页 |
| ·多行式仲裁器 | 第56-57页 |
| ·阻塞式邮箱设计 | 第57-62页 |
| ·阻塞式邮箱的优点 | 第57-59页 |
| ·FIFO设计 | 第59-60页 |
| ·单个邮箱 | 第60-61页 |
| ·邮箱群设计 | 第61-62页 |
| ·硬件信号量设计 | 第62-63页 |
| ·信号量的作用 | 第62-63页 |
| ·软件信号量的缺点 | 第63页 |
| ·硬件信号量的实现 | 第63页 |
| ·内核间中断通道设计 | 第63-65页 |
| ·DSP中断机制 | 第63-64页 |
| ·RISC CPU中断机制 | 第64页 |
| ·系统内部的中断实现 | 第64-65页 |
| ·特殊功能寄存器堆 | 第65-66页 |
| ·本章小结 | 第66-68页 |
| 第五章 异构多核 DSP的软件开发 | 第68-76页 |
| ·任务处理基本思想 | 第68-69页 |
| ·任务分配的基本类型 | 第69-71页 |
| ·数据并行模式 | 第69-70页 |
| ·任务并行模式 | 第70页 |
| ·流水线并行模式 | 第70-71页 |
| ·编程模型 | 第71-73页 |
| ·数据并行模型 | 第71-72页 |
| ·共享变量模型 | 第72页 |
| ·消息传递模型 | 第72-73页 |
| ·系统启动模式 | 第73-74页 |
| ·本章小结 | 第74-76页 |
| 第六章 异构多核 DSP系统的验证 | 第76-90页 |
| ·仿真验证 | 第76-78页 |
| ·模块级验证 | 第76-77页 |
| ·系统级验证 | 第77-78页 |
| ·FPGA验证 | 第78-80页 |
| ·验证平台简介 | 第79页 |
| ·验证流程 | 第79-80页 |
| ·FPGA验证结果 | 第80页 |
| ·FPGA综合结果 | 第80-81页 |
| ·逻辑综合结果 | 第81-82页 |
| ·JPEG并行解码的软件实现 | 第82-88页 |
| ·JPEG简介 | 第82-85页 |
| ·多通道 JPEG码流解码 | 第85-86页 |
| ·单通道 JPEG码流并行解码 | 第86-88页 |
| ·性能分析 | 第88-89页 |
| ·本章小结 | 第89-90页 |
| 第七章 总结与展望 | 第90-92页 |
| 参考文献 | 第92-97页 |
| 附录 硕士研究生期间发表论文情况 | 第97-98页 |
| 致谢 | 第98页 |