| 摘要 | 第2-3页 |
| Abstract | 第3-4页 |
| 1 绪论 | 第7-13页 |
| 1.1 课题研究背景及来源 | 第7-8页 |
| 1.2 国内外研究状况 | 第8-11页 |
| 1.2.1 国外研究状况 | 第9-10页 |
| 1.2.2 国内研究状况 | 第10-11页 |
| 1.3 论文主要研究内容 | 第11页 |
| 1.4 论文组织结构 | 第11-13页 |
| 2 QDRSRAM架构研究及实现 | 第13-28页 |
| 2.1 QDRSRAM二字和四字突发架构 | 第13-15页 |
| 2.2 QDRII+SRAM四字突发读写时序设计分析 | 第15-18页 |
| 2.2.1 QDRII+SRAM读时序 | 第16-17页 |
| 2.2.2 QDRII+SRAM写时序 | 第17-18页 |
| 2.3 32MbitQDRII+SRAM四字突发高速架构设计 | 第18-27页 |
| 2.3.1 四字突发高速架构实现方式分析 | 第18-21页 |
| 2.3.2 顺序读写pipeline四字突发架构设计 | 第21-24页 |
| 2.3.3 顺序读写pipeline四字突发读写时序分配 | 第24-27页 |
| 2.4 本章小结 | 第27-28页 |
| 3 QDRⅡ+SRAM高速四字突发架构控制电路模块设计 | 第28-41页 |
| 3.1 读写控制模块电路设计 | 第28-30页 |
| 3.2 读写地址采样电路设计 | 第30-34页 |
| 3.2.1 读写地址采样电路结构设计 | 第30-32页 |
| 3.2.2 基于D触发器的采样电路可靠性考虑 | 第32-34页 |
| 3.3 DDR写数据输入控制模块设计 | 第34-36页 |
| 3.3.1 数据输入控制电路设计 | 第34-35页 |
| 3.3.2 数据字节写选择功能设计 | 第35-36页 |
| 3.4 DDR输出控制电路设计 | 第36-39页 |
| 3.4.1 传统DDR输出电路分析 | 第36-38页 |
| 3.4.2 高速通道DDR数据输出控制电路设计 | 第38-39页 |
| 3.5 本章小结 | 第39-41页 |
| 4 QDRⅡ+SRAM存储单元抗辐射加固技术研究 | 第41-53页 |
| 4.1 SRAM存储单元抗辐射加固基础 | 第41-45页 |
| 4.1.1 存储单元面临的主要空间辐射效应 | 第41-42页 |
| 4.1.2 存储单元SEU辐射效应机理 | 第42-44页 |
| 4.1.3 存储单元抗SEU加固技术基础 | 第44-45页 |
| 4.2 RH-12T存储单元抗辐射加固设计 | 第45-49页 |
| 4.2.1 RH-12T存储单元电路设计 | 第45-47页 |
| 4.2.2 RH-12T单元版图级加固设计 | 第47-49页 |
| 4.3 RH-12T单元性能分析验证 | 第49-52页 |
| 4.3.1 单元功能仿真分析 | 第50-51页 |
| 4.3.2 单元抗SEU性能仿真验证 | 第51-52页 |
| 4.4 本章小结 | 第52-53页 |
| 5 QDRⅡ+SRAM整体电路仿真验证 | 第53-62页 |
| 5.1 QDRⅡ+SRAM外部信号说明 | 第53-54页 |
| 5.2 QDRⅡ+SRAM功能仿真验证 | 第54-61页 |
| 5.2.1 仿真测试激励设置 | 第54-55页 |
| 5.2.2 功能仿真测试结果与分析 | 第55-58页 |
| 5.2.3 QDRⅡ+SRAM性能仿真与分析 | 第58-61页 |
| 5.3 本章小结 | 第61-62页 |
| 6 总结 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 攻读硕士学位期间发表学术论文情况 | 第67-68页 |
| 致谢 | 第68-69页 |
