| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 研究背景及意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.2.1 改进外围电路 | 第14页 |
| 1.2.2 添加读写辅助电路 | 第14-15页 |
| 1.3 本文的主要工作与章节安排 | 第15-16页 |
| 第二章 SRAM基本电路结构研究与分析 | 第16-44页 |
| 2.1 整体结构概览 | 第16-18页 |
| 2.2 存储单元 | 第18-28页 |
| 2.2.1 电路结构 | 第18-21页 |
| 2.2.2 基本操作及特性参数 | 第21-28页 |
| 2.3 外围电路 | 第28-38页 |
| 2.3.1 行译码 | 第28-29页 |
| 2.3.2 列电路 | 第29-35页 |
| 2.3.3 跟踪电路 | 第35-38页 |
| 2.4 整体布局与时序 | 第38-43页 |
| 2.4.1 整体布局 | 第38-40页 |
| 2.4.2 整体时序 | 第40-43页 |
| 2.5 本章小结 | 第43-44页 |
| 第三章 双端口 SRAM中读写干扰问题的研究 | 第44-59页 |
| 3.1 读写干扰的原理分析 | 第44-49页 |
| 3.1.1 读干扰 | 第45-46页 |
| 3.1.2 写干扰 | 第46-47页 |
| 3.1.3 读写干扰的时钟偏移相关性 | 第47-49页 |
| 3.2 读写干扰的仿真分析 | 第49-58页 |
| 3.2.1 读写干扰的比较 | 第50-51页 |
| 3.2.2 工艺波动下的存储单元 | 第51-56页 |
| 3.2.3 写干扰造成的写失败 | 第56-57页 |
| 3.2.4 写干扰的时钟偏移相关性仿真 | 第57-58页 |
| 3.3 本章小结 | 第58-59页 |
| 第四章 字线脉冲控制解决双端口 SRAM中的写干扰 | 第59-73页 |
| 4.1 方法的提出 | 第59-63页 |
| 4.1.1 读操作引起的写干扰 | 第59-60页 |
| 4.1.2 写操作引起的写干扰 | 第60-61页 |
| 4.1.3 电路实现 | 第61-63页 |
| 4.2 方法的实现 | 第63-70页 |
| 4.2.1 原理图设计 | 第63-68页 |
| 4.2.2 版图设计 | 第68-70页 |
| 4.3 方法的验证 | 第70-72页 |
| 4.4 本章小结 | 第72-73页 |
| 第五章 总结与展望 | 第73-75页 |
| 5.1 总结 | 第73-74页 |
| 5.2 展望 | 第74-75页 |
| 参考文献 | 第75-79页 |
| 附录 | 第79-82页 |
| 致谢 | 第82-83页 |
| 攻读硕士期间所发表论文 | 第83-85页 |