| 中文摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第9-23页 |
| 1.1 课题背景 | 第9-10页 |
| 1.2 信道编码技术的发展历程 | 第10-13页 |
| 1.3 LDPC码的研究现状 | 第13-19页 |
| 1.3.1 奇偶校验矩阵的构造方法 | 第13-15页 |
| 1.3.2 编码算法 | 第15-16页 |
| 1.3.3 解码算法 | 第16-18页 |
| 1.3.4 性能分析方法 | 第18-19页 |
| 1.4 本文的主要工作与结构安排 | 第19-23页 |
| 1.4.1 本文的研究思路及内容 | 第19-21页 |
| 1.4.2 本文的结构安排 | 第21-23页 |
| 第二章 LDPC码的理论知识 | 第23-35页 |
| 2.1 线性分组码 | 第23-24页 |
| 2.2 LDPC码的基本概念 | 第24-28页 |
| 2.2.1 LDPC码的定义与表示 | 第24-25页 |
| 2.2.2 LDPC码的几个重要概念 | 第25-28页 |
| 2.3 标准中常用LDPC码类型 | 第28-34页 |
| 2.3.1 QC-LDPC码简介 | 第28-29页 |
| 2.3.2 IRA-LDPC码简介 | 第29-34页 |
| 2.4 本章小结 | 第34-35页 |
| 第三章 高性能LDPC码的解码方法 | 第35-81页 |
| 3.1 LDPC码传统的解码算法 | 第35-43页 |
| 3.1.1 BP解码算法 | 第35-41页 |
| 3.1.2 最小和解码算法 | 第41-42页 |
| 3.1.3 修正最小和解码算法 | 第42-43页 |
| 3.2 LDPC码解码的消息传递机制 | 第43-47页 |
| 3.2.1 TPMP与TDMP机制 | 第43-45页 |
| 3.2.2 两种消息传递机制的解码性能分析 | 第45-47页 |
| 3.3 多进制调制系统中LDPC码解码的初始化 | 第47-68页 |
| 3.3.1 初始LLR消息的计算方法 | 第47-49页 |
| 3.3.2 简化计算方法 | 第49-52页 |
| 3.3.3 M-QAM调制的区域划分 | 第52-58页 |
| 3.3.4 仿真结果与分析 | 第58-68页 |
| 3.4 基于LMMSE估计的修正最小和解码算法 | 第68-80页 |
| 3.4.1 基于LMMSE估计准则的修正模型 | 第68-69页 |
| 3.4.2 快速获得估计参数的方法 | 第69-72页 |
| 3.4.3 影响估计参数取值的有关参量 | 第72-75页 |
| 3.4.4 解码算法的复杂度 | 第75-77页 |
| 3.4.5 解码算法的解码性能 | 第77-80页 |
| 3.5 本章小结 | 第80-81页 |
| 第四章 高效低时延LDPC解码器的设计 | 第81-123页 |
| 4.1 高效非均匀量化编码 | 第81-93页 |
| 4.1.1 迭代消息的数据分布 | 第81-87页 |
| 4.1.2 非均匀量化编码方法 | 第87-89页 |
| 4.1.3 仿真结果与分析 | 第89-92页 |
| 4.1.4 非均匀量化的实现 | 第92-93页 |
| 4.2 解码器总体结构设计 | 第93-98页 |
| 4.2.1 以非零子矩阵个数为并行度的解码器结构 | 第94-95页 |
| 4.2.2 以子矩阵阶数为并行度的解码器结构 | 第95-97页 |
| 4.2.3 分层解码器结构 | 第97-98页 |
| 4.3 流水线设计与低时延策略 | 第98-109页 |
| 4.3.1 理想流水线与消息计算更新冲突 | 第98-101页 |
| 4.3.2 冲突问题的解决方案 | 第101-102页 |
| 4.3.3 层重排序的快速算法 | 第102-103页 |
| 4.3.4 次序调整的快速实现算法 | 第103-104页 |
| 4.3.5 流水线的优化与解决方案在解码器中的实现 | 第104-106页 |
| 4.3.6 结果与分析 | 第106-109页 |
| 4.4 高效低时延LDPC码解码器的硬件设计 | 第109-117页 |
| 4.4.1 LDPC码解码器的硬件架构 | 第109-112页 |
| 4.4.2 校验节点运算单元的设计 | 第112-114页 |
| 4.4.3 相对位移置换网络单元的设计 | 第114-115页 |
| 4.4.4 奇偶校验单元的设计 | 第115-116页 |
| 4.4.5 多模LDPC码复用的设计 | 第116-117页 |
| 4.5 测试与分析 | 第117-122页 |
| 4.5.1 开发平台与仿真环境 | 第117-118页 |
| 4.5.2 硬件测试平台 | 第118-119页 |
| 4.5.3 结果与分析 | 第119-122页 |
| 4.6 本章小结 | 第122-123页 |
| 第五章 LDPC码编码算法及校验矩阵的构造 | 第123-153页 |
| 5.1 快速编码算法与校验矩阵的基本结构 | 第123-129页 |
| 5.1.1 利用预处理后的校验矩阵的编码算法 | 第123-125页 |
| 5.1.2 具有特殊结构矩阵的编码算法 | 第125-127页 |
| 5.1.3 校验矩阵基本结构的确定 | 第127-129页 |
| 5.2 LDPC码校验矩阵的构造方法 | 第129-134页 |
| 5.2.1 传统PEG构造方法 | 第130-131页 |
| 5.2.2 可避免解码器中冲突问题的LDPC码的构造方法 | 第131-134页 |
| 5.3 具有特定约束的LDPC码的优化设计 | 第134-140页 |
| 5.3.1 度数分布参数的约束关系 | 第135-138页 |
| 5.3.2 度数分布的优化 | 第138-140页 |
| 5.4 仿真与分析 | 第140-151页 |
| 5.4.1 准双对角线结构对码性能的影响 | 第140-143页 |
| 5.4.2 避免解码器冲突的限制对码性能的影响 | 第143-144页 |
| 5.4.3 解码性能的比较 | 第144-148页 |
| 5.4.4 最大连续重叠非零子矩阵数比较 | 第148-151页 |
| 5.5 本章小结 | 第151-153页 |
| 总结与展望 | 第153-157页 |
| 参考文献 | 第157-169页 |
| 致谢 | 第169-170页 |
| 个人简历、在学期间的研究成果及发表学术论文 | 第170-171页 |