低功耗抗串扰总线编码及其FPGA验证
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 研究背景 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 国外研究现状 | 第11-13页 |
| 1.2.2 国内研究现状 | 第13页 |
| 1.3 论文的主要工作 | 第13-15页 |
| 第2章 深亚微米总线模型 | 第15-23页 |
| 2.1 引言 | 第15页 |
| 2.2 深亚微米总线模型 | 第15-16页 |
| 2.3 深亚微米总线能耗解析模型 | 第16-20页 |
| 2.3.1 不同传输模式的功耗 | 第16-17页 |
| 2.3.2 互连线功耗 | 第17-18页 |
| 2.3.3 总线能耗简化解析表达式 | 第18-20页 |
| 2.4 深亚微米总线延时模型 | 第20-22页 |
| 2.4.1 耦合互连线及驱动源 | 第20页 |
| 2.4.2 深亚微米总线延时 | 第20-22页 |
| 2.5 本章小结 | 第22-23页 |
| 第3章 总线编码技术 | 第23-36页 |
| 3.1 引言 | 第23页 |
| 3.2 低功耗总线编码 | 第23-28页 |
| 3.2.1 地址总线低功耗编码 | 第23-25页 |
| 3.2.2 数据总线低功耗编码 | 第25-28页 |
| 3.3 串扰抑制总线编码 | 第28-34页 |
| 3.3.1 空间总线编码 | 第29-30页 |
| 3.3.2 时间总线编码 | 第30-32页 |
| 3.3.3 时间-空间总线编码 | 第32-34页 |
| 3.4 统一总线编码 | 第34-35页 |
| 3.5 本章小结 | 第35-36页 |
| 第4章 低功耗抗串扰总线编码 | 第36-50页 |
| 4.1 引言 | 第36页 |
| 4.2 新型总线编码算法 | 第36-40页 |
| 4.3 编解码器电路设计 | 第40-43页 |
| 4.4 编码功耗仿真 | 第43-49页 |
| 4.4.1 功能仿真 | 第43-44页 |
| 4.4.2 DC 综合 | 第44-45页 |
| 4.4.3 行为级功耗 | 第45-46页 |
| 4.4.4 门级功耗仿真 | 第46-49页 |
| 4.5 本章小结 | 第49-50页 |
| 第5章 FPGA 验证 | 第50-57页 |
| 5.1 引言 | 第50页 |
| 5.2 仿真及验证步骤 | 第50-52页 |
| 5.2.1 FPGA 介绍 | 第50-51页 |
| 5.2.2 仿真步骤 | 第51-52页 |
| 5.3 FPGA 仿真结果 | 第52-56页 |
| 5.3.1 功能验证 | 第52-53页 |
| 5.3.2 FPGA 功耗分析 | 第53-55页 |
| 5.3.3 FPGA 延时分析 | 第55-56页 |
| 5.4 本章小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 攻读学位期间发表的学术论文 | 第63-65页 |
| 致谢 | 第65页 |
