| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第11-21页 |
| 1.1 研究背景和意义 | 第11-14页 |
| 1.1.1 研究背景 | 第11-12页 |
| 1.1.2 研究意义 | 第12-14页 |
| 1.2 国内外产品的研制现状 | 第14-18页 |
| 1.2.1 CPRI协议现状 | 第14-15页 |
| 1.2.2 CPRI接口模块的研制现状 | 第15-18页 |
| 1.3 论文主要工作 | 第18-19页 |
| 1.4 论文组织结构 | 第19-21页 |
| 第二章 CPRI接口模块的系统设计与关键技术 | 第21-34页 |
| 2.1 CPRI协议系统结构 | 第21-23页 |
| 2.1.1 链型结构 | 第21页 |
| 2.1.2 星型结构 | 第21-22页 |
| 2.1.3 树形结构 | 第22页 |
| 2.1.4 环形结构 | 第22-23页 |
| 2.2 FPGA设计技术分析 | 第23-24页 |
| 2.3 硬件电路设计技术分析 | 第24-25页 |
| 2.4 CPRI接口模块方案设计 | 第25-29页 |
| 2.4.1 X86处理器与FPGA设计方案 | 第25-26页 |
| 2.4.2 嵌入式处理器与FPGA设计方案 | 第26-27页 |
| 2.4.3 软核处理器与FPGA设计方案 | 第27-29页 |
| 2.5 CPRI接口模块方案论证 | 第29-30页 |
| 2.6 系统实现的关键技术 | 第30-33页 |
| 2.6.1 硬件电路的时钟设计 | 第30-31页 |
| 2.6.2 片FLASH设计对Petalinux系统的支持 | 第31-32页 |
| 2.6.3 电源解决方案 | 第32-33页 |
| 2.6.4 兼容设计CPRI协议IP核 | 第33页 |
| 2.7 本章小结 | 第33-34页 |
| 第三章 CPRI接口模块的硬件电路实现 | 第34-54页 |
| 3.1 硬件电路总体设计框架 | 第34页 |
| 3.2 电路中各个模块电路的设计分析 | 第34-38页 |
| 3.2.1 FPGA基础电路设计分析 | 第34-35页 |
| 3.2.2 外围接口电路设计分析 | 第35-36页 |
| 3.2.3 存储电路设计分析 | 第36-37页 |
| 3.2.4 CPRI时钟电路设计分析 | 第37页 |
| 3.2.5 电源电路设计分析 | 第37-38页 |
| 3.2.5.1 需求分析 | 第37-38页 |
| 3.2.5.2 方案对比 | 第38页 |
| 3.3 CPRI接口模块硬件具体实现 | 第38-53页 |
| 3.3.1 FPGA基础电路设计 | 第38-41页 |
| 3.3.1.1 FPGA配置电路设计 | 第39-40页 |
| 3.3.1.2 JTAG电路设计 | 第40-41页 |
| 3.3.2 外围接口电路设计 | 第41-43页 |
| 3.3.2.1 串口电路设计 | 第41页 |
| 3.3.2.2 以太网电路设计 | 第41-42页 |
| 3.3.2.3 SFP接口电路设计 | 第42-43页 |
| 3.3.3 存储电路设计 | 第43-45页 |
| 3.3.3.1 DDR3缓存电路设计 | 第43-44页 |
| 3.3.3.2 FLASH存储电路设计 | 第44-45页 |
| 3.3.4 CPRI时钟电路设计 | 第45-47页 |
| 3.3.4.1 CPRI接口时钟电路设计方案 | 第45-46页 |
| 3.3.4.2 CDC7005时钟电路设计 | 第46-47页 |
| 3.3.5 电源电路设计 | 第47-53页 |
| 3.3.5.1 电源电路设计方案 | 第47-48页 |
| 3.3.5.2 5.0V电路设计 | 第48-49页 |
| 3.3.5.3 3.3V与1.5V电路设计 | 第49-50页 |
| 3.3.5.4 2.5V电路设计 | 第50页 |
| 3.3.5.5 1.8V电路设计 | 第50-51页 |
| 3.3.5.6 1.0V电路设计 | 第51-52页 |
| 3.3.5.7 FPGA核心供电电压电路设计 | 第52-53页 |
| 3.4 本章小结 | 第53-54页 |
| 第四章 兼容CPRI协议IP核的实现 | 第54-71页 |
| 4.1 CPRI协议帧结构 | 第54-58页 |
| 4.1.1 基础帧结构 | 第54-55页 |
| 4.1.2 CPRI帧与超帧结构 | 第55-57页 |
| 4.1.3 子信道定义 | 第57-58页 |
| 4.2 兼容CPRI协议IP核设计方案 | 第58-60页 |
| 4.3 CPRI核的封装设计 | 第60-64页 |
| 4.3.1 时钟和复位电路 | 第61-62页 |
| 4.3.2 IQ数据信号时序 | 第62-63页 |
| 4.3.3 以太网数据信号时序 | 第63-64页 |
| 4.4 GTXE模块封装设计 | 第64-67页 |
| 4.4.1 GTXE模块的例化 | 第64-65页 |
| 4.4.2 GTXE的时钟电路 | 第65-67页 |
| 4.5 IQ数据模块设计 | 第67-70页 |
| 4.5.1 IQ数据发送模块 | 第68-69页 |
| 4.5.2 IQ数据接收模块 | 第69-70页 |
| 4.6 本章小结 | 第70-71页 |
| 第五章 CPRI接口模块的测试与验证 | 第71-88页 |
| 5.1 单元测试 | 第71-75页 |
| 5.1.1 UART接口测试 | 第71-72页 |
| 5.1.2 以太网接口测试 | 第72-73页 |
| 5.1.3 DDR3接口测试 | 第73页 |
| 5.1.4 FLASH存储电路测试 | 第73-74页 |
| 5.1.5 电源模块的测试 | 第74-75页 |
| 5.2 系统测试 | 第75-77页 |
| 5.3 CPRI IP核的功能仿真 | 第77-87页 |
| 5.3.1 CPRI核的功能仿真 | 第77-85页 |
| 5.3.1.1 复位状态 | 第77-79页 |
| 5.3.1.2 同步状态 | 第79-80页 |
| 5.3.1.3 协议版本设置状态 | 第80-82页 |
| 5.3.1.4 控制管理数据参数状态 | 第82-84页 |
| 5.3.1.5 连接成功状态 | 第84-85页 |
| 5.3.2 IQ数据模块的功能仿真 | 第85-87页 |
| 5.3.2.1 tx_iq模块 | 第85-86页 |
| 5.3.2.2 rx_iq模块 | 第86-87页 |
| 5.4 本章小结 | 第87-88页 |
| 第六章 总结与展望 | 第88-90页 |
| 参考文献 | 第90-92页 |
| 附录 | 第92-93页 |
| 致谢 | 第93页 |