| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 技术背景与意义 | 第16-17页 |
| 1.2 国内外发展状况 | 第17-18页 |
| 1.3 本文研究内容 | 第18页 |
| 1.4 章节安排 | 第18-20页 |
| 第二章 相位噪声测试系统 | 第20-26页 |
| 2.1 相位噪声测量方法 | 第20-22页 |
| 2.2 相位噪声测试系统结构 | 第22-25页 |
| 2.2.1 相位噪声测试系统总体结构 | 第22页 |
| 2.2.2 模拟电路结构 | 第22-23页 |
| 2.2.3 FPGA电路结构 | 第23-24页 |
| 2.2.4 DSP电路结构 | 第24-25页 |
| 2.3 本章小结 | 第25-26页 |
| 第三章 ADC电路与FIFO设计 | 第26-46页 |
| 3.1 ADC电路部分 | 第26-28页 |
| 3.2 ADC器件的配置使用 | 第28-31页 |
| 3.2.1 ADC配置方式 | 第28页 |
| 3.2.2 串行接 | 第28-29页 |
| 3.2.3 串行寄存器读出 | 第29-30页 |
| 3.2.4 串行寄存器映射 | 第30-31页 |
| 3.3 FIFO的设计与实现 | 第31-45页 |
| 3.3.1 FIFO简介 | 第31-32页 |
| 3.3.2 FIFO接 | 第32-36页 |
| 3.3.3 FIFO设计 | 第36-43页 |
| 3.3.4 FIFO实现 | 第43-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 DDR3 SDRAM控制器设计与实现 | 第46-66页 |
| 4.1 DDR SDRAM存储器介绍 | 第46-48页 |
| 4.2 DDR3 SDRAM控制器设计 | 第48-62页 |
| 4.2.1 DDR3 SDRAM寄存器说明 | 第48-49页 |
| 4.2.2 DDR3 SDRAM控制器模块设计 | 第49-54页 |
| 4.2.3 基于IP核的DDR3 SDRAM控制器 | 第54-62页 |
| 4.3 DDR3 SDRAM控制器的FPGA实现 | 第62-64页 |
| 4.4 本章小结 | 第64-66页 |
| 第五章 高速串行接.设计 | 第66-84页 |
| 5.1 高速串行接.系统组成 | 第66-67页 |
| 5.2 Xilinx Virtex-6 FPGA GTX收发器介绍 | 第67-75页 |
| 5.3 基于IP核的GTX收发器功能仿真 | 第75-82页 |
| 5.4 本章小结 | 第82-84页 |
| 第六章 总结与展望 | 第84-86页 |
| 6.1 总结 | 第84页 |
| 6.2 展望 | 第84-86页 |
| 参考文献 | 第86-88页 |
| 致谢 | 第88-90页 |
| 作者简介 | 第90-91页 |