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基于FPGA的全功能MVB链路层IP核研究与设计

摘要第3-4页
Abstract第4页
第一章 绪论第7-11页
    1.1 引言第7页
    1.2 国际主流列车通信总线技术第7-8页
    1.3 国内研究现状第8-9页
    1.4 本文研究的内容第9-11页
第二章 MVB链路层网络通讯原理第11-19页
    2.1 链路层网络结构第11-15页
        2.1.1 链路层数据帧类型第12页
        2.1.2 曼彻斯特编码原理第12-13页
        2.1.3 链路层网络数据的帧格式第13-15页
    2.2 链路层通信介质第15-16页
        2.2.1 链路层通讯介质第15页
        2.2.2 链路层设备分类第15-16页
    2.3 链路层数据帧第16-19页
        2.3.1 链路层数据定义第16-17页
        2.3.2 链路层数据帧结构第17页
        2.3.3 全功能MVB链路层控制第17-19页
第三章 全功能MVB链路层IP核设计第19-34页
    3.1 链路层IP核功能要求第19页
    3.2 链路层IP核编码器第19-23页
        3.2.1 编码器的整体结构第19-20页
        3.2.2 曼彻斯特编码模块第20-21页
        3.2.3 数据帧分隔符产生模块第21-22页
        3.2.4 CRC检验码生成模块第22页
        3.2.5 编码器综合仿真第22-23页
    3.3 链路层IP核解码器第23-28页
        3.3.1 解码器的整体结构第23-24页
        3.3.2 接收缓存模块第24页
        3.3.3 译码器接收模块第24-27页
        3.3.4 解码器综合仿真第27-28页
    3.4 链路层IP核主控模块第28-31页
        3.4.1 主控模块的功能描述第28-29页
        3.4.2 主控模块的实现第29-31页
    3.5 链路层IP核通信存储器控制模块第31-34页
        3.5.1 通信存储器模块的功能描述第31-32页
        3.5.2 通信存储器控制模块的实现第32-34页
第四章 全功能MVB链路层IP核验证第34-44页
    4.1 FPGA的选型及开发流程第34-39页
        4.1.1 FPGA的选型第34-35页
        4.1.2 FPGA开发流程第35-37页
        4.1.3 FPGA平台的搭建第37-39页
    4.2 软件开发环境简介第39-41页
        4.2.1 Quartus II集成开发环境简介第39-40页
        4.2.2 Quartus II硬件抽象层库第40-41页
    4.3 测试与验证第41-44页
        4.3.1 测试平台搭建第41页
        4.3.2 软件的配置第41-42页
        4.3.3 测试结果第42-44页
第五章 总结与展望第44-45页
    5.1 论文总结第44页
    5.2 论文展望第44-45页
致谢第45-46页
参考文献第46-49页
作者简介第49页
攻读硕士学位期间研究成果第49页

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