基于0.18μm CMOS工艺的高速前馈均衡器的设计及数字锁相环的研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题背景 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 论文主要内容与结构安排 | 第14-16页 |
| 第2章 高速串行数据通信 | 第16-22页 |
| 2.1 信道的非理想特性 | 第16-17页 |
| 2.1.1 趋肤效应 | 第16页 |
| 2.1.2 介质损耗 | 第16页 |
| 2.1.3 反射 | 第16-17页 |
| 2.1.4 串扰 | 第17页 |
| 2.1.5 噪声 | 第17页 |
| 2.2 随机二进制序列的频谱特性 | 第17-18页 |
| 2.3 码间干扰 | 第18-19页 |
| 2.4 均衡原理 | 第19-20页 |
| 2.5 均衡器分类 | 第20-21页 |
| 2.5.1 发送端均衡 | 第20页 |
| 2.5.2 接收端均衡 | 第20-21页 |
| 2.6 本章小结 | 第21-22页 |
| 第3章 全数字锁相环 | 第22-32页 |
| 3.1 全数字锁相环概述 | 第22-24页 |
| 3.1.1 全数字锁相环的结构 | 第22-23页 |
| 3.1.2 全数字锁相环与电荷泵型锁相环的比较 | 第23页 |
| 3.1.3 全数字锁相环的主要性能参数 | 第23-24页 |
| 3.2 全数字锁相环中的噪声 | 第24-27页 |
| 3.2.1 器件噪声 | 第24-26页 |
| 3.2.2 电源噪声 | 第26页 |
| 3.2.3 衬底噪声 | 第26-27页 |
| 3.3 振荡器相位噪声的时域模型 | 第27-30页 |
| 3.3.1 非累积性抖动 | 第27-28页 |
| 3.3.2 累积性抖动 | 第28-30页 |
| 3.4 本章小结 | 第30-32页 |
| 第4章 前馈均衡器的设计与实现 | 第32-46页 |
| 4.1 前馈均衡器设计 | 第32-35页 |
| 4.1.1 延时线 | 第32-34页 |
| 4.1.2 乘法加法器 | 第34-35页 |
| 4.2 抗工艺角变化的延时线设计 | 第35-38页 |
| 4.2.1 延时锁定环 | 第35-36页 |
| 4.2.2 负载校准 | 第36-38页 |
| 4.3 版图设计与后仿真 | 第38-41页 |
| 4.3.1 前馈均衡器版图设计要点 | 第38页 |
| 4.3.2 版图设计与后仿真 | 第38-41页 |
| 4.4 芯片测试 | 第41-44页 |
| 4.4.1 功耗测试 | 第42页 |
| 4.4.2 延时测试 | 第42-43页 |
| 4.4.3 眼图测试 | 第43-44页 |
| 4.5 本章小结 | 第44-46页 |
| 第5章 全数字锁相环的设计与实现 | 第46-62页 |
| 5.1 全数字锁相环设计 | 第46-56页 |
| 5.1.1 方案与指标 | 第46-47页 |
| 5.1.2 设计流程 | 第47-48页 |
| 5.1.3 数字控制振荡器设计 | 第48-50页 |
| 5.1.4 鉴相器设计 | 第50页 |
| 5.1.5 分频器设计 | 第50-51页 |
| 5.1.6 鉴频鉴相控制器设计 | 第51-54页 |
| 5.1.7 鉴相过程的稳定性分析 | 第54-55页 |
| 5.1.8 全数字锁相环功能验证 | 第55-56页 |
| 5.2 版图设计与后仿 | 第56-60页 |
| 5.2.1 全数字锁相环版图设计要点 | 第56-57页 |
| 5.2.2 版图设计 | 第57页 |
| 5.2.3 后仿真 | 第57-60页 |
| 5.3 测试方案 | 第60页 |
| 5.4 本章小结 | 第60-62页 |
| 第6章 总结与展望 | 第62-64页 |
| 致谢 | 第64-66页 |
| 参考文献 | 第66-68页 |
| 作者攻读硕士学位期间发表的论文 | 第68页 |
