| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第10-13页 |
| 1.1 研究背景与意义 | 第10页 |
| 1.2 国内外现状 | 第10-11页 |
| 1.3 论文主要工作及内容安排 | 第11-13页 |
| 1.3.1 论文主要工作 | 第11页 |
| 1.3.2 论文内容安排 | 第11-13页 |
| 第二章 高速DDR3并行总线概述 | 第13-28页 |
| 2.1 源同步时钟 | 第13-15页 |
| 2.2 源同步时序要求 | 第15-16页 |
| 2.3 Bank、Rank及内存模块 | 第16-17页 |
| 2.4 IBIS模型 | 第17页 |
| 2.5 接口逻辑电平 | 第17-18页 |
| 2.6 转换速率减额表(Slew Rate Derating) | 第18-20页 |
| 2.7 “Stratix Ⅳ GX FPGA Development Board”电路板简介 | 第20-21页 |
| 2.8 DDR3时序关键信号介绍 | 第21-23页 |
| 2.9 关键时序参数介绍 | 第23-27页 |
| 2.10 本章小结 | 第27-28页 |
| 第三章 基于Candence的DDR3时序仿真 | 第28-42页 |
| 3.1 Cadence软件介绍 | 第28页 |
| 3.2 仿真前的准备工作 | 第28-30页 |
| 3.2.1 IBIS模型的验证与修改 | 第28-29页 |
| 3.2.2 ODT的选择 | 第29-30页 |
| 3.3 时钟信号仿真与分析 | 第30-31页 |
| 3.4 数据总线的仿真分析 | 第31-34页 |
| 3.5 数据选通信号仿真与分析 | 第34-38页 |
| 3.5.1 数据选通信号“写”操作时仿真分析 | 第35-36页 |
| 3.5.2 数据选通信号“读”操作时仿真与分析 | 第36-37页 |
| 3.5.3 数据信号和数据选通信号的联合仿真 | 第37-38页 |
| 3.6 仿真和实测对比 | 第38-40页 |
| 3.6.1 测试环境与仪器介绍 | 第38-39页 |
| 3.6.2 仿真与实测对比分析 | 第39-40页 |
| 3.7 本章小结 | 第40-42页 |
| 第四章 基于ANSYS的DDR3时序仿真 | 第42-50页 |
| 4.1 关于ANSYS软件 | 第42页 |
| 4.1.1 关于SIwave2014 | 第42页 |
| 4.1.2 关于Designer2014 | 第42页 |
| 4.2 SIwave2014提取传输线的S参数 | 第42-44页 |
| 4.3 使用Designer 2014生成DDR3报告 | 第44-45页 |
| 4.4 DDR3报告分析 | 第45-49页 |
| 4.4.1 建立时间和保持时间 | 第45-46页 |
| 4.4.2 时钟信号及数据选通信号 | 第46-48页 |
| 4.4.3 上冲和下冲 | 第48-49页 |
| 4.5 本章小结 | 第49-50页 |
| 第五章 基于Sigrity的DDR3时序仿真 | 第50-59页 |
| 5.1 Sigrity软件介绍 | 第50页 |
| 5.2 仿真前准备工作 | 第50-51页 |
| 5.3 Sigrity仿真结果 | 第51-54页 |
| 5.3.1 关闭ODT时的“写”操作 | 第51-52页 |
| 5.3.2 打开ODT时的“写”操作 | 第52-53页 |
| 5.3.3 打开ODT时的“读”操作 | 第53-54页 |
| 5.4 创建DDR3时序仿真报告 | 第54-57页 |
| 5.4.1 建立和保持时间 | 第54-55页 |
| 5.4.2 过冲和下冲 | 第55-56页 |
| 5.4.3 数据信号的tVAC的仿真结果 | 第56-57页 |
| 5.5 部分仿真结果和实测对比 | 第57-58页 |
| 5.6 本章小结 | 第58-59页 |
| 第六章 三种软件仿真对比 | 第59-63页 |
| 6.1 仿真前准备工作对比 | 第59-60页 |
| 6.2 仿真结果直观性对比 | 第60页 |
| 6.3 仿真精确度 | 第60-62页 |
| 6.4 三种软件对比 | 第62页 |
| 6.5 本章小结 | 第62-63页 |
| 第七章 总结和展望 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 致谢 | 第66-67页 |
| 作者在校期间发表的论著以及参加的项目 | 第67页 |
