| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第17-24页 |
| 1.1 概述 | 第17页 |
| 1.2 超高速ADC的应用背景 | 第17-19页 |
| 1.3 超高速ADC研究现状和发展趋势 | 第19-21页 |
| 1.4 本文的研究思路和主要工作 | 第21-22页 |
| 参考文献 | 第22-24页 |
| 第2章 折叠插值ADC概述 | 第24-33页 |
| 2.1 模数转换器的工作原理 | 第24页 |
| 2.2 模数转换器的主要性能指标 | 第24-27页 |
| 2.2.1 模数转换器的静态特性 | 第24-26页 |
| 2.2.2 模数转换器的动态特性 | 第26-27页 |
| 2.3 折叠插值ADC的基本工作原理 | 第27-28页 |
| 2.4 折叠插值ADC的系统级设计 | 第28-31页 |
| 2.5 小结 | 第31页 |
| 参考文献 | 第31-33页 |
| 第3章 超高速比较器的研究与设计 | 第33-48页 |
| 3.1 比较器的特性 | 第33-39页 |
| 3.1.1 比较器的静态特性 | 第33-35页 |
| 3.1.2 比较器的动态特性 | 第35-39页 |
| 3.2 高速比较器的工作原理及设计 | 第39-43页 |
| 3.2.1 高速比较器电路工作原理 | 第39-41页 |
| 3.2.2 高速比较器电路设计 | 第41-43页 |
| 3.3 高速比较器的版图、仿真及测试结果 | 第43-45页 |
| 3.3.1 仿真结果 | 第43页 |
| 3.3.2 测试结果 | 第43-45页 |
| 3.4 小结 | 第45-46页 |
| 参考文献 | 第46-48页 |
| 第4章 折叠插值ADC电路实现 | 第48-66页 |
| 4.1 折叠插值电路结构 | 第48页 |
| 4.2 采样保持电路研究与设计 | 第48-54页 |
| 4.2.1 采样保持电路的工作原理 | 第49页 |
| 4.2.2 采样保持器误差分析 | 第49-52页 |
| 4.2.3 采样保持器电路设计 | 第52-54页 |
| 4.2.4 采样保持器电路版图及仿真结果 | 第54页 |
| 4.3 前置放大器 | 第54-56页 |
| 4.4 折叠插值电路设计 | 第56-59页 |
| 4.5 级间采样保持电路设计 | 第59-60页 |
| 4.6 数字编码电路 | 第60-65页 |
| 4.6.1 火花码消除电路 | 第60-61页 |
| 4.6.2 粗细通道同步编码电路 | 第61-63页 |
| 4.6.3 时钟缓冲电路 | 第63-64页 |
| 4.6.4 编码电路 | 第64-65页 |
| 4.7 小结 | 第65页 |
| 参考文献 | 第65-66页 |
| 第5章 电路校正技术研究 | 第66-94页 |
| 5.1 电路失调 | 第66-74页 |
| 5.1.1 工艺偏差引起的失调 | 第66-67页 |
| 5.1.2 差分电路的失调 | 第67-68页 |
| 5.1.3 电流镜电路的失调 | 第68-69页 |
| 5.1.4 折叠插值ADC的失调 | 第69-71页 |
| 5.1.5 闭环/开环失调消除电路 | 第71-73页 |
| 5.1.6 带有辅助放大器的模拟失调消除技术 | 第73-74页 |
| 5.2 数字辅助校正技术 | 第74-91页 |
| 5.2.1 数字辅助前台校正技术概述 | 第74-76页 |
| 5.2.2 采用电容存储失调电压的实现方法 | 第76-79页 |
| 5.2.3 采用的数字锁存和电流DAC实现校正的方法 | 第79-89页 |
| 5.2.3.1 校正时钟产生电路 | 第80-82页 |
| 5.2.3.2 DAC电流偏置产生电路 | 第82页 |
| 5.2.3.3 电流DAC电路 | 第82-83页 |
| 5.2.3.4 计数器及逻辑控制电路 | 第83-86页 |
| 5.2.3.5 存储D触发器电路 | 第86页 |
| 5.2.3.6 校正时序控制电路 | 第86-87页 |
| 5.2.3.7 本设计校正电路整体仿真 | 第87-89页 |
| 5.2.4 数字辅助后台校正技术 | 第89-91页 |
| 5.3 小结 | 第91-92页 |
| 参考文献 | 第92-94页 |
| 第6章 折叠插值ADC整体电路实现与测试 | 第94-122页 |
| 6.1 1GSps 8bit精度折叠插值ADC的设计 | 第94-106页 |
| 6.1.1 核心单元电路版图 | 第94-95页 |
| 6.1.2 关键路径的布局布线 | 第95-97页 |
| 6.1.3 系统后仿真结果 | 第97-99页 |
| 6.1.4 测试方案及结果 | 第99-104页 |
| 6.1.5 测试结果分析 | 第104-106页 |
| 6.2 带有校正电路的1GSps 8bit精度折叠插值ADC的设计 | 第106-112页 |
| 6.3 2GSps 8bit精度折叠插值ADC的设计 | 第112-121页 |
| 6.3.1 版图设计与仿真 | 第112-114页 |
| 6.3.2 测试结果及分析 | 第114-121页 |
| 6.4 小结 | 第121-122页 |
| 第7章 高速ADC的建模与仿真 | 第122-135页 |
| 7.1 仿真软件设计方案及功能说明 | 第122-126页 |
| 7.1.1 仿真软件实现目标及应用环境 | 第122页 |
| 7.1.2 仿真软件的设计思想和主要功能 | 第122-123页 |
| 7.1.3 仿真软件的架构说明 | 第123-124页 |
| 7.1.4 仿真软件使用说明 | 第124-126页 |
| 7.2 各架构ADC仿真分析 | 第126-134页 |
| 7.2.1 全并行结构ADC(FlashADC) | 第126-127页 |
| 7.2.2 流水线结构ADC(Pipeline ADC) | 第127-129页 |
| 7.2.3 逐次逼近结构ADC(SAR ADC) | 第129-130页 |
| 7.2.4 折叠插值结构ADC(Folding&Interpolating) | 第130-132页 |
| 7.2.5 ADS5463系统级模型仿真 | 第132-134页 |
| 7.3 本章小结 | 第134-135页 |
| 第8章 总结与展望 | 第135-137页 |
| 攻读博士学位期间发表的论文与专利 | 第137-138页 |
| 致谢 | 第138页 |
