高速数传调制解调器设计与实现
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 1 绪论 | 第7-11页 |
| 1.1 研究背景及意义 | 第7-8页 |
| 1.2 国内外研究现状 | 第8-10页 |
| 1.3 论文主要工作及结构安排 | 第10-11页 |
| 2 高速数传调制解调器总体方案设计 | 第11-16页 |
| 2.1 调制解调器框架选择 | 第11-12页 |
| 2.2 接收机结构选择 | 第12页 |
| 2.3 过采样率和中频载波频率选择 | 第12-14页 |
| 2.4 调制方式选择 | 第14页 |
| 2.5 速率及并行路径数选择 | 第14-15页 |
| 2.6 本章小结 | 第15-16页 |
| 3 高速并行调制器方案设计与实现 | 第16-25页 |
| 3.1 高速串并并串转换和并行映射 | 第16-17页 |
| 3.2 并行差分编码 | 第17-20页 |
| 3.3 并行成形滤波 | 第20-23页 |
| 3.3.1 成形滤波理论及滤波器系数设计 | 第20-21页 |
| 3.3.2 并行滤波实现方案选择 | 第21-23页 |
| 3.4 并行正交上变频 | 第23-24页 |
| 3.5 本章小结 | 第24-25页 |
| 4 高速并行解调器方案设计与实现 | 第25-70页 |
| 4.1 免混频数字正交下变频 | 第25-27页 |
| 4.2 频域匹配滤波 | 第27-38页 |
| 4.2.1 匹配滤波理论 | 第27-29页 |
| 4.2.2 频域匹配滤波与重叠保留法 | 第29-31页 |
| 4.2.3 重叠保留法的实现优化 | 第31-33页 |
| 4.2.4 DFT和IDFT的具体实现 | 第33-38页 |
| 4.2.5 匹配滤波仿真结果 | 第38页 |
| 4.3 并行定时同步 | 第38-52页 |
| 4.3.1 定时同步理论 | 第38-40页 |
| 4.3.2 定时误差检测 | 第40-42页 |
| 4.3.3 定时相位误差校正 | 第42-44页 |
| 4.3.4 定时频偏校正 | 第44-49页 |
| 4.3.5 定时同步仿真结果 | 第49-52页 |
| 4.4 并行均衡 | 第52-59页 |
| 4.4.1 均衡理论 | 第52-53页 |
| 4.4.2 各种均衡算法 | 第53-55页 |
| 4.4.3 并行均衡的实现 | 第55-59页 |
| 4.4.4 均衡模块仿真结果 | 第59页 |
| 4.5 并行载波同步 | 第59-68页 |
| 4.5.1 载波同步算法 | 第59-62页 |
| 4.5.2 鉴频鉴相算法 | 第62-65页 |
| 4.5.3 载波同步仿真结果 | 第65-68页 |
| 4.6 判决与解码 | 第68-69页 |
| 4.7 本章小结 | 第69-70页 |
| 5 实验测试 | 第70-77页 |
| 5.1 对高速并行调制器的测试 | 第70-71页 |
| 5.2 针对差分编码导致误码扩散问题的研究 | 第71-74页 |
| 5.3 对高速并行解调器的测试 | 第74-76页 |
| 5.4 本章小结 | 第76-77页 |
| 6 总结与展望 | 第77-78页 |
| 7 致谢 | 第78-79页 |
| 8 参考文献 | 第79-81页 |
