| 摘要 | 第1-7页 |
| ABSTRACT | 第7-12页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-18页 |
| 第一章 绪论 | 第18-22页 |
| ·课题背景及研究意义 | 第18-19页 |
| ·国内外研究现状 | 第19页 |
| ·本文的主要工作和内容安排 | 第19-22页 |
| ·本文的主要工作 | 第19-20页 |
| ·本文的内容安排 | 第20-22页 |
| 第二章 SoC中的验证技术 | 第22-26页 |
| ·仿真技术 | 第22-23页 |
| ·基于事件的仿真器 | 第22页 |
| ·基于周期的仿真器 | 第22页 |
| ·基于事务的验证 | 第22页 |
| ·代码覆盖状况分析 | 第22页 |
| ·软硬件协同验证 | 第22-23页 |
| ·仿效系统 | 第23页 |
| ·快速原型系统 | 第23页 |
| ·硬件加速器 | 第23页 |
| ·数模混合信号仿真 | 第23页 |
| ·静态技术 | 第23-24页 |
| ·代码静态检查 | 第23-24页 |
| ·时序验证 | 第24页 |
| ·形式技术 | 第24页 |
| ·定理证明技术 | 第24页 |
| ·模型形式检查 | 第24页 |
| ·等价性形式检查 | 第24页 |
| ·物理验证与分析 | 第24页 |
| ·本章小结 | 第24-26页 |
| 第三章 基于FPGA的SoC原型验证技术 | 第26-32页 |
| ·FPGA简要介绍 | 第26-27页 |
| ·FPGA原型验证简要介绍 | 第27-28页 |
| ·FPGA原型验证的优势及局限性 | 第28-29页 |
| ·FPGA原型验证流程 | 第29-30页 |
| ·本章小结 | 第30-32页 |
| 第四章 雷达信号处理关键IP核的设计与优化 | 第32-56页 |
| ·IP核内容与分类 | 第32-33页 |
| ·雷达信号处理流程及主要性能指标 | 第33-34页 |
| ·可配置DDC的设计 | 第34-42页 |
| ·可配置DDC的整体设计 | 第34-36页 |
| ·可配置FIR滤波器和抽取模块的设计 | 第36-40页 |
| ·多通道FIR滤波模块设计 | 第40-42页 |
| ·可配置双路脉冲压缩电路的设计 | 第42-55页 |
| ·整体架构 | 第43-44页 |
| ·预处理模块 | 第44-46页 |
| ·FFT处理模块 | 第46-51页 |
| ·匹配处理模块 | 第51-53页 |
| ·截位模块 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 基于FPGA的可配置DDC和PC原型实现与验证 | 第56-74页 |
| ·ZedBoard验证平台概述 | 第56-57页 |
| ·ZedBoard验证平台结构 | 第56-57页 |
| ·验证平台主芯片介绍 | 第57页 |
| ·代码移植及原型实现 | 第57-60页 |
| ·存储单元修改 | 第58页 |
| ·design ware的修改 | 第58页 |
| ·时钟单元的修改 | 第58页 |
| ·同步设计原则 | 第58-59页 |
| ·增加流水 | 第59页 |
| ·ChipScope核的插入 | 第59-60页 |
| ·验证思路 | 第60页 |
| ·可配置DDC的验证 | 第60-65页 |
| ·DDC各个模块功能验证分析 | 第60-62页 |
| ·DDC整体功能验证 | 第62-65页 |
| ·DDC模块占用FPGA资源情况与其整体性能 | 第65页 |
| ·可配置PC的验证 | 第65-73页 |
| ·FFT模块的功能验证与误差分析 | 第65-68页 |
| ·PC整体功能的仿真与验证 | 第68-72页 |
| ·PC模块占用FPGA资源情况与其整体性能 | 第72-73页 |
| ·本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-80页 |
| 作者简介 | 第80页 |