| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 论文的研究背景 | 第8-10页 |
| 1.1.1 多核处理器 | 第8-9页 |
| 1.1.2 视频编解码的发展 | 第9-10页 |
| 1.2 国内外的研究现状及面临的问题 | 第10-11页 |
| 1.3 本文研究内容 | 第11-12页 |
| 1.3.1 异构架构下的H.264运动补偿插值并行 | 第11-12页 |
| 1.3.2 同构架构下的HEVC解码器并行 | 第12页 |
| 1.4 本文主要创新 | 第12页 |
| 1.5 本文的整体结构 | 第12-14页 |
| 第二章 并行计算方法与模型 | 第14-23页 |
| 2.1 数据流模型 | 第14页 |
| 2.2 并行化基本概念 | 第14-18页 |
| 2.2.1 并行的分类 | 第14-17页 |
| 2.2.1.1 Flynn分类法 | 第15页 |
| 2.2.1.2 编程模型分类法 | 第15-17页 |
| 2.2.2 Amdahl定律 | 第17-18页 |
| 2.3 负载均衡和同步 | 第18-19页 |
| 2.4 PRAM模型 | 第19-21页 |
| 2.5 关键路径 | 第21-22页 |
| 2.6 并行化的软件实现平台 | 第22-23页 |
| 第三章 异构多核并行化的设计与实现 | 第23-43页 |
| 3.1 多核异构框架——CPU+GPU | 第23-28页 |
| 3.1.1 CUDA编程模型 | 第24-26页 |
| 3.1.2 GPU—图形处理单元 | 第26-28页 |
| 3.2 异构架构的数据传输 | 第28-31页 |
| 3.2.1 数据传输的两种模式 | 第28-29页 |
| 3.2.2 异构架构下的数据传输模型 | 第29-31页 |
| 3.3 异构架构的评价模型 | 第31页 |
| 3.4 基于CUDA的H.264/AVC运动补偿插值并行优化 | 第31-39页 |
| 3.4.1 H.264视频编解码标准 | 第32页 |
| 3.4.2 H.264中的运动补偿插值 | 第32-34页 |
| 3.4.3 在CUDA上的并行插值 | 第34-39页 |
| 3.4.3.1 H.264编码器中插值流程的改进 | 第35-36页 |
| 3.4.3.2 插值过程的依赖性分析 | 第36-37页 |
| 3.4.3.3 插值在GPU上的具体实现 | 第37-39页 |
| 3.5 实验结果与分析 | 第39-42页 |
| 3.6 本章小结 | 第42-43页 |
| 第四章 同构多核并行化的设计与实现 | 第43-64页 |
| 4.1 HEVC视频编解码标准 | 第43-46页 |
| 4.2 WPP的模型化分析 | 第46-56页 |
| 4.2.1 WPP最优化理论模型的证明 | 第48-50页 |
| 4.2.2 WPP的并行度模型 | 第50-56页 |
| 4.2.2.1 WPP的理想并行度模型 | 第50-52页 |
| 4.2.2.2 WPP的非理想并行度模型 | 第52-54页 |
| 4.2.2.3 理想和非理想模型的临界点验证 | 第54-56页 |
| 4.3 WPP的在同构架构上的具体实现 | 第56-58页 |
| 4.4 实验结果与分析 | 第58-63页 |
| 4.5 本章小结 | 第63-64页 |
| 第五章 总结与展望 | 第64-66页 |
| 5.1 本文总结 | 第64页 |
| 5.2 未来展望 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 攻读硕士学位期间取得的研究成果 | 第70-71页 |