| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题研究背景与意义 | 第9页 |
| 1.2 协处理器的发展历程与现状 | 第9-10页 |
| 1.3 课题介绍 | 第10-11页 |
| 1.4 研究的内容 | 第11页 |
| 1.5 本文的结构 | 第11-13页 |
| 第2章 协处理器的体系结构 | 第13-32页 |
| 2.1 CPU的体系结构简介 | 第13-17页 |
| 2.1.1 CPU的基本结构 | 第13-15页 |
| 2.1.2 流水线结构和功能 | 第15-17页 |
| 2.1.3 地址与数据总线 | 第17页 |
| 2.2 FPU的体系结构 | 第17-31页 |
| 2.2.1 FPU的基本结构 | 第18-19页 |
| 2.2.2 IEE754单精度浮点数 | 第19-20页 |
| 2.2.3 FPU的寄存器 | 第20-25页 |
| 2.2.4 FPU的流水线结构 | 第25-26页 |
| 2.2.5 浮点指令集 | 第26-30页 |
| 2.2.6 寻址模式 | 第30-31页 |
| 2.3 本章小结 | 第31-32页 |
| 第3章 FPU运算单元的设计 | 第32-65页 |
| 3.1 加法器的设计 | 第32-45页 |
| 3.1.1 浮点加法运算的原理 | 第32-34页 |
| 3.1.2 浮点加法运算的Two-Path算法研究 | 第34-36页 |
| 3.1.3 合并舍入Two-Path算法的研究 | 第36-37页 |
| 3.1.4 可变延时Two-Path算法的研究 | 第37-38页 |
| 3.1.5 前导预测算法 | 第38-45页 |
| 3.2 浮点乘法器的设计 | 第45-54页 |
| 3.2.1 乘法运算的基本原理 | 第45-46页 |
| 3.2.2 基4 Booth算法的研究 | 第46-48页 |
| 3.2.3 4-2压缩器 | 第48-50页 |
| 3.2.4 乘法器的设计与实现 | 第50-54页 |
| 3.3 除法器的设计 | 第54-63页 |
| 3.3.1 SRT算法原理 | 第54-60页 |
| 3.3.2 除法器的设计与实现 | 第60-63页 |
| 3.4 本章小结 | 第63-65页 |
| 第4章 FPU译码控制部件的设计 | 第65-73页 |
| 4.1 浮点指令的分析 | 第65-67页 |
| 4.2 浮点指令的执行过程 | 第67-68页 |
| 4.3 译码控制单元的设计 | 第68-72页 |
| 4.3.1 译码方式的研究 | 第68-69页 |
| 4.3.2 译码控制模块的设计 | 第69-72页 |
| 4.4 本章小结 | 第72-73页 |
| 第5章 协处理器的仿真验证 | 第73-77页 |
| 5.1 功能验证与验证平台 | 第73页 |
| 5.2 仿真验证平台的搭建 | 第73-74页 |
| 5.3 模块的仿真验证 | 第74-75页 |
| 5.3.1 浮点加法器的验证 | 第74-75页 |
| 5.3.2 浮点乘法器的验证 | 第75页 |
| 5.3.3 浮点除法器的验证 | 第75页 |
| 5.4 译码控制器的验证 | 第75-76页 |
| 5.5 本章小结 | 第76-77页 |
| 第6章 总结 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 致谢 | 第81-82页 |
| 附录A Booth4编码部分积产生与压缩点列图 | 第82-83页 |
| 附录B FPU指令集 | 第83-86页 |
| 个人简历 | 第86-87页 |
| 攻读硕士学位期间公开发表论文 | 第87页 |