| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题背景及研究意义 | 第15-17页 |
| 1.2 国内外研究现状 | 第17-18页 |
| 1.3 本论文设计目标和主要工作 | 第18页 |
| 1.4 本论文结构安排 | 第18-19页 |
| 第二章 信号完整性问题及抑制措施 | 第19-29页 |
| 2.1 SerDes信道的结构 | 第19-20页 |
| 2.2 传输信道中信号完整性分析 | 第20-26页 |
| 2.2.1 反射 | 第20-22页 |
| 2.2.2 地弹(ΔI噪声) | 第22-23页 |
| 2.2.3 串扰 | 第23-24页 |
| 2.2.4 传输线损耗 | 第24-26页 |
| 2.2.5 EMI噪声 | 第26页 |
| 2.3 串行系统中抖动的分析 | 第26-27页 |
| 2.3.1 时钟抖动(clockjitter) | 第26页 |
| 2.3.2 数据抖动(datajitter) | 第26-27页 |
| 2.4 码间干扰 | 第27-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 SerDes发送端模块整体介绍和关键技术分析 | 第29-43页 |
| 3.1 SerDes发送端整体架构和数据流 | 第29-30页 |
| 3.2 数据处理辅助模块功能介绍 | 第30-32页 |
| 3.2.1 FPGA发送端接口模块 | 第30页 |
| 3.2.2 发送端缓冲、相位对准和减少时钟偏差 | 第30-32页 |
| 3.2.3 发送端极性控制 | 第32页 |
| 3.3 SerDes发送端模块应用的关键技术 | 第32-42页 |
| 3.3.1 可配置的8B/10B编码技术 | 第32-36页 |
| 3.3.2 发送端均衡技术 | 第36-37页 |
| 3.3.3 差分接口传输技术 | 第37-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 发送端模块电路的设计 | 第43-65页 |
| 4.1 发送端PRBS的设计 | 第43-45页 |
| 4.2 发送端并串转换电路的设计 | 第45-52页 |
| 4.2.1 并串转换电路结构的选择 | 第45-46页 |
| 4.2.2 时钟分频电路的设计 | 第46-48页 |
| 4.2.3 5 :1并串转换电路的设计 | 第48-50页 |
| 4.2.4 2 :1数据采用电路的设计 | 第50-52页 |
| 4.3 可配置的发送端驱动电路的设计 | 第52-54页 |
| 4.4 辅助电路模块的设计 | 第54-58页 |
| 4.4.1 预驱动电路 | 第54-56页 |
| 4.4.2 带隙基准电路 | 第56-58页 |
| 4.5 发送端整体电路的设计与仿真 | 第58-63页 |
| 4.6 本章小结 | 第63-65页 |
| 第五章 总结和展望 | 第65-67页 |
| 参考文献 | 第67-69页 |
| 致谢 | 第69-71页 |
| 作者简介 | 第71-72页 |