针对多核并行程序的访存冲突记录方法研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题来源 | 第8页 |
| 1.2 课题研究的目的和意义 | 第8-9页 |
| 1.3 国内外研究现状 | 第9-12页 |
| 1.3.1 国外研究现状 | 第10-12页 |
| 1.3.2 国内研究现状 | 第12页 |
| 1.4 本文研究内容及组织结构 | 第12-14页 |
| 第2章 多核处理器技术与多核系统模拟平台 | 第14-28页 |
| 2.1 单芯片多核处理器技术 | 第14-15页 |
| 2.2 多核存储器一致性与高速缓存一致性 | 第15-20页 |
| 2.2.1 存储器一致性模型 | 第15-17页 |
| 2.2.2 高速缓存一致性协议 | 第17-20页 |
| 2.3 多核不确定性与多核访存冲突记录 | 第20-24页 |
| 2.3.1 多核并行程序执行不确定性 | 第20-21页 |
| 2.3.2 多核访存冲突记录 | 第21-24页 |
| 2.4 Gem5 多核系统模拟平台 | 第24-27页 |
| 2.4.1 Gem5 多核模拟器 | 第24-25页 |
| 2.4.2 Gem5 存储模型 | 第25-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 多核并行程序访存冲突记录方法 | 第28-49页 |
| 3.1 多核访存冲突记录问题分析 | 第28-29页 |
| 3.2 多核访存冲突记录方法的总体设计 | 第29-30页 |
| 3.3 多核访存冲突记录方法的详细设计 | 第30-40页 |
| 3.3.1 多核访存冲突的传递性约减 | 第30-33页 |
| 3.3.2 相邻两个同向冲突约减 | 第33-35页 |
| 3.3.3 多核访存冲突的差值记录 | 第35-37页 |
| 3.3.4 多核访存冲突记录方法的算法描述 | 第37-40页 |
| 3.4 多核访存冲突记录方法的硬件设计方案 | 第40-43页 |
| 3.5 多核访存冲突记录方法的实现 | 第43-47页 |
| 3.5.1 访存冲突记录的实现思路 | 第43-45页 |
| 3.5.2 一致性消息格式的修改 | 第45-46页 |
| 3.5.3 Cache控制器文件的修改 | 第46-47页 |
| 3.6 本章小结 | 第47-49页 |
| 第4章 多核平台搭建与测试结果分析 | 第49-64页 |
| 4.1 多核模拟平台 | 第49-54页 |
| 4.1.1 Gem5 多核模拟平台搭建 | 第49-53页 |
| 4.1.2 实验测试基准程序 | 第53页 |
| 4.1.3 实验参数配置 | 第53-54页 |
| 4.2 测试结果分析 | 第54-63页 |
| 4.2.1 访存冲突记录功能分析 | 第54-61页 |
| 4.2.2 访存冲突记录性能分析 | 第61-63页 |
| 4.3 本章小结 | 第63-64页 |
| 结论 | 第64-65页 |
| 参考文献 | 第65-70页 |
| 攻读硕士学位期间发表的论文及其他成果 | 第70-72页 |
| 致谢 | 第72页 |
