并行BCH编码器的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 论文课题背景 | 第11-13页 |
| 1.1.1 差错控制编码的发展历程 | 第11-12页 |
| 1.1.2 BCH码及其研究现状 | 第12-13页 |
| 1.2 论文研究意义 | 第13页 |
| 1.3 论文主要贡献 | 第13-14页 |
| 1.4 论文内容和结构 | 第14-15页 |
| 第2章 BCH码的相关理论 | 第15-27页 |
| 2.1 有限域的基本知识 | 第15-19页 |
| 2.1.1 群和域 | 第15-16页 |
| 2.1.2 有限域 | 第16-19页 |
| 2.2 BCH码的基本知识 | 第19-25页 |
| 2.2.1 线性分组码和循环码 | 第19-20页 |
| 2.2.2 BCH码编码算法 | 第20-22页 |
| 2.2.3 BCH码译码算法 | 第22-25页 |
| 2.3 本章小结 | 第25-27页 |
| 第3章 并行BCH编码器的设计和实现 | 第27-53页 |
| 3.1 基本的串并行BCH编码器结构 | 第27-36页 |
| 3.1.1 串行BCH编码器的结构 | 第27-33页 |
| 3.1.2 并行BCH编码器的结构 | 第33-36页 |
| 3.2 优化的并行BCH编码器结构 | 第36-41页 |
| 3.2.1 基于状态空间变换的优化结构 | 第36-37页 |
| 3.2.2 基于IIR滤波器模型的优化结构 | 第37-41页 |
| 3.3 新型的并行BCH编码器结构 | 第41-49页 |
| 3.3.1 对现有优化结构的分析 | 第41-45页 |
| 3.3.2 新型的变换矩阵的构造方式 | 第45-46页 |
| 3.3.3 新型的变换矩阵的搜索算法 | 第46-49页 |
| 3.4 硬件对比 | 第49-52页 |
| 3.5 本章小结 | 第52-53页 |
| 第4章 并行BCH解码器的设计与实现 | 第53-65页 |
| 4.1 并行BCH解码器的结构 | 第53页 |
| 4.2 SC模块的结构 | 第53-55页 |
| 4.3 CS模块的结构 | 第55-57页 |
| 4.4 KES模块的结构 | 第57-63页 |
| 4.5 硬件资源 | 第63页 |
| 4.6 本章小结 | 第63-65页 |
| 第5章 总结与展望 | 第65-67页 |
| 5.1 本文总结 | 第65页 |
| 5.2 未来工作 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-73页 |
| 攻读学位期间发表的文章 | 第73-74页 |
