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基于SoC的加密IP核的测试系统设计与实现

摘要第4-5页
Abstract第5页
第1章 绪论第8-11页
    1.1 课题背景及研究的目的和意义第8页
    1.2 国内外在该方向的研究现状及分析第8-9页
    1.3 本文的主要研究内容第9-11页
第2章 SoC 的体系结构设计第11-30页
    2.1 加密 SoC 的总体结构第11-13页
        2.1.1 硬件拓扑结构第11-12页
        2.1.2 软件 GNU_TOOLCHAIN第12-13页
    2.2 OR1200 的整合与调试第13-17页
        2.2.1 OR1200 总体结构第13-16页
        2.2.2 OpenRISC 指令集第16-17页
    2.3 Wishbone 总线的调试与调试第17-20页
        2.3.1 Wishbone 总线特点第17-18页
        2.3.2 Wishbone 总线接口信号第18-20页
        2.3.3 Wishbone 总线连接方式第20页
    2.4 以太网的整合与调试第20-26页
        2.4.1 以太网 IP 核的特点第20-21页
        2.4.2 以太网数据帧格式第21-22页
        2.4.3 以太网整体硬件结构第22-26页
    2.5 UART 的整合与调试第26-28页
        2.5.1 UART 的特点第26-27页
        2.5.2 UART 启动过程第27-28页
    2.6 加密 IP 核整合与调试第28-29页
        2.6.1 AES 的整合与调试第28页
        2.6.2 ECC 的整合与调试第28页
        2.6.3 RSA 的整合与调试第28-29页
    2.7 本章小结第29-30页
第3章 SoC 的功能仿真第30-42页
    3.1 最小调试系统功能验证第30-33页
        3.1.1 C 语言实现第30-32页
        3.1.2 汇编实现第32-33页
    3.2 加密 IP 核功能验证第33-36页
        3.2.1 AES 与 RSA 加密功能验证第33-36页
        3.2.2 ECC 加密功能验证第36页
    3.3 以太网调试系统的功能验证第36-41页
        3.3.1 以太网发送和接收功能验证第36-39页
        3.3.2 AES 与 ECC 的加密通信功能验证第39-41页
    3.4 本章小结第41-42页
第4章 SoC 的 FPGA 原型验证第42-54页
    4.1 最小调试系统的 FPGA 验证第42-44页
        4.1.1 最小调试系统的 C 语言实现第42-43页
        4.1.2 最小调试系统的汇编语言实现第43-44页
    4.2 AES 加密和解密的 FPGA 验证第44-46页
    4.3 ECC 加密和解密的 FPGA 验证第46-48页
    4.4 RSA 加密和解密的 FPGA 验证第48-49页
    4.5 以太网调试系统的 FPGA 验证第49-50页
        4.5.1 以太网发送 FPGA 验证第49页
        4.5.2 以太网接收 FPGA 验证第49-50页
    4.6 AES 的加密通信 FPGA 验证第50-52页
    4.7 ECC 的加密通信 FPGA 验证第52-53页
    4.8 本章小结第53-54页
结论第54-55页
参考文献第55-61页
致谢第61页

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