DDR控制器三级仲裁的设计与验证
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第10-13页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题研究背景 | 第13-14页 |
| 1.1.1 存储控制器 | 第13-14页 |
| 1.1.2 存储器 | 第14页 |
| 1.2 课题研究意义 | 第14-15页 |
| 1.3 论文主要工作及结构安排 | 第15-17页 |
| 第二章 DDR控制器总体概述 | 第17-29页 |
| 2.1 AMBA AXI总线协议简介 | 第17-19页 |
| 2.1.1 AXI协议特点 | 第17-18页 |
| 2.1.2 AXI总线基本数据传输 | 第18-19页 |
| 2.2 DDR控制器结构图 | 第19-23页 |
| 2.2.1 AXI接口电路 | 第20-21页 |
| 2.2.2 DMC电路 | 第21-23页 |
| 2.3 DDR SDRAM简介 | 第23-25页 |
| 2.3.1 DRAM存储原理 | 第23-24页 |
| 2.3.2 DDR3 SDRAM简介 | 第24-25页 |
| 2.4 DDR控制器的某些仲裁算法 | 第25-27页 |
| 2.4.1 固定优先级算法 | 第25-26页 |
| 2.4.2 优先级轮转算法 | 第26页 |
| 2.4.3 时间片轮转算法 | 第26-27页 |
| 2.5 本章小结 | 第27-29页 |
| 第三章 三级仲裁电路的设计 | 第29-55页 |
| 3.1 第一级仲裁模块 | 第30-35页 |
| 3.1.1 功能描述 | 第30页 |
| 3.1.2 实现机制 | 第30-33页 |
| 3.1.3 端口信号描述 | 第33-34页 |
| 3.1.4 时序描述 | 第34-35页 |
| 3.2 第二级仲裁电路 | 第35-42页 |
| 3.2.1 命令统计模块设计 | 第36-38页 |
| 3.2.2 端口流量统计及仲裁模块设计 | 第38-42页 |
| 3.3 第三级仲裁电路 | 第42-53页 |
| 3.3.1 cmdqueue模块 | 第43-47页 |
| 3.3.2 ddrexec状态执行机模块设计 | 第47-51页 |
| 3.3.3 cmdalloctor模块设计 | 第51-53页 |
| 3.4 本章小结 | 第53-55页 |
| 第四章 DDRC三级仲裁电路的功能验证与分析 | 第55-71页 |
| 4.1 验证环境与平台设计 | 第55-57页 |
| 4.1.1 验证策略 | 第55-56页 |
| 4.1.2 验证语言和验证方法学 | 第56-57页 |
| 4.2 DDR控制器测试平台实现 | 第57-58页 |
| 4.3 DDR控制器三级仲裁的功能验证 | 第58-68页 |
| 4.3.1 功能验证点分析 | 第59页 |
| 4.3.2 验证结果分析 | 第59-68页 |
| 4.4 FPGA原型验证 | 第68-69页 |
| 4.5 本章小结 | 第69-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 工作总结 | 第71页 |
| 5.2 技术展望 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |
