基于FPGA的AES算法硬件实现优化及其系统设计
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 研究背景和意义 | 第8-10页 |
| 1.2 国内研究现状 | 第10-11页 |
| 1.3 国外研究现状 | 第11页 |
| 1.4 论文的主要研究工作 | 第11-12页 |
| 1.5 论文的组织结构 | 第12-13页 |
| 第2章 AES算法的基本原理 | 第13-28页 |
| 2.1 数学理论知识 | 第13-16页 |
| 2.1.1 群（Group） | 第13-14页 |
| 2.1.2 域（Field） | 第14页 |
| 2.1.3 有限域上的运算 | 第14-16页 |
| 2.2 分组密码 | 第16-19页 |
| 2.3 AES算法加密 | 第19-26页 |
| 2.3.1 字节替代层 | 第20-22页 |
| 2.3.2 扩散层 | 第22-24页 |
| 2.3.3 密钥加法层 | 第24页 |
| 2.3.4 密钥拓展 | 第24-26页 |
| 2.4 AES算法解密 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 AES算法的硬件实现及结构优化 | 第28-40页 |
| 3.1 AES算法的硬件实现结构优化 | 第28-30页 |
| 3.1.1 循环迭代结构 | 第28页 |
| 3.1.2 完全展开流水线结构 | 第28-30页 |
| 3.1.3 部分展开流水线结构 | 第30页 |
| 3.2 字节替代与行移位的优化 | 第30-33页 |
| 3.3 列混淆的优化 | 第33-34页 |
| 3.4 轮迭代内部流水线结构 | 第34-35页 |
| 3.5 关键路径的优化 | 第35-38页 |
| 3.6 使用BRAM降低逻辑资源消耗 | 第38-39页 |
| 3.7 本章小结 | 第39-40页 |
| 第4章 AES算法的仿真及综合 | 第40-48页 |
| 4.1 测试向量的选取 | 第40-41页 |
| 4.2 算法功能仿真测试 | 第41-44页 |
| 4.3 AES算法综合及结果分析 | 第44-47页 |
| 4.4 本章小结 | 第47-48页 |
| 第5章 自定制AES IP核 | 第48-55页 |
| 5.1 IP核技术 | 第48-49页 |
| 5.1.1 IP硬核 | 第48-49页 |
| 5.1.2 IP软核 | 第49页 |
| 5.1.3 IP固核 | 第49页 |
| 5.2 AES算法IP核定制 | 第49-54页 |
| 5.3 本章小结 | 第54-55页 |
| 第6章 AES加/解密系统 | 第55-64页 |
| 6.1 SOPC技术 | 第55-56页 |
| 6.2 Qsys | 第56页 |
| 6.3 AES加/解密系统的硬件设计 | 第56-59页 |
| 6.4 AES加/解密系统的软件设计 | 第59-63页 |
| 6.5 本章小结 | 第63-64页 |
| 总结 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 攻读硕士学位期间的研究成果 | 第70页 |
