IPSec协议下加密IP核的设计与FPGA实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题背景与意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9页 |
| 1.3 研究内容与设计指标 | 第9-10页 |
| 1.3.1 研究内容 | 第9-10页 |
| 1.3.2 设计指标 | 第10页 |
| 1.4 论文组织 | 第10-12页 |
| 第二章 IPSec协议相关理论分析 | 第12-22页 |
| 2.1 网络协议分层模型 | 第12-13页 |
| 2.2 IPv6协议 | 第13-14页 |
| 2.3 IPSec协议安全体系 | 第14-19页 |
| 2.3.1 IPSec协议工作模式 | 第15-16页 |
| 2.3.2 认证头AH协议 | 第16-17页 |
| 2.3.3 封装安全载荷ESP协议 | 第17-19页 |
| 2.4 IPSec协议安全联盟 | 第19-20页 |
| 2.4.1 安全参数索引 | 第19页 |
| 2.4.2 安全联盟数据库 | 第19-20页 |
| 2.4.3 安全策略数据库 | 第20页 |
| 2.5 本章小结 | 第20-22页 |
| 第三章 IPSec协议下加密IP核的硬件架构设计 | 第22-46页 |
| 3.1 IPSec协议系统硬件设计 | 第22-25页 |
| 3.1.1 处理外出数据报的系统工作 | 第22-23页 |
| 3.1.2 处理进入数据报的系统工作 | 第23-25页 |
| 3.2 加密IP核硬件架构设计 | 第25-27页 |
| 3.3 数据包解析控制模块设计 | 第27-35页 |
| 3.3.1 数据包格式制定 | 第27-29页 |
| 3.3.2 模块结构设计 | 第29-30页 |
| 3.3.3 计算填充项长度 | 第30-31页 |
| 3.3.4 状态机设计 | 第31-34页 |
| 3.3.5 电路设计 | 第34-35页 |
| 3.4 算法模块设计 | 第35-40页 |
| 3.4.1 数据包格式制定 | 第35-36页 |
| 3.4.2 模块结构设计 | 第36-37页 |
| 3.4.3 算法模块电路设计 | 第37-40页 |
| 3.5 数据包封装处理模块设计 | 第40-44页 |
| 3.5.1 数据包格式制定 | 第40-41页 |
| 3.5.2 模块结构设计 | 第41页 |
| 3.5.3 状态机设计 | 第41-43页 |
| 3.5.4 电路设计 | 第43-44页 |
| 3.6 本章小结 | 第44-46页 |
| 第四章 算法引擎模块硬件设计 | 第46-60页 |
| 4.1 AES算法引擎模块硬件设计 | 第46-52页 |
| 4.1.1 字节替换模块设计 | 第47-48页 |
| 4.1.2 行移位模块设计 | 第48-49页 |
| 4.1.3 列混合模块设计 | 第49-50页 |
| 4.1.4 轮密钥加及密钥扩展模块设计 | 第50-52页 |
| 4.1.5 电路设计 | 第52页 |
| 4.2 3DES算法引擎模块硬件设计 | 第52-58页 |
| 4.2.1 硬件架构设计 | 第54-55页 |
| 4.2.2 密钥生成模块设计 | 第55-56页 |
| 4.2.3 迭代运算模块设计 | 第56-57页 |
| 4.2.4 电路设计 | 第57-58页 |
| 4.3 算法CBC模式结构设计 | 第58-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 验证及结果分析 | 第60-74页 |
| 5.1 FPGA实现流程 | 第60-61页 |
| 5.2 模块级功能验证 | 第61-66页 |
| 5.2.1 数据包解析控制模块验证 | 第61-63页 |
| 5.2.2 AES算法模块验证 | 第63-65页 |
| 5.2.3 3DES算法模块验证 | 第65页 |
| 5.2.4 数据包封装处理模块验证 | 第65-66页 |
| 5.3 系统级功能验证 | 第66-67页 |
| 5.4 FPGA实现 | 第67-72页 |
| 5.4.1 ISE综合及实现 | 第67-69页 |
| 5.4.2 上板验证 | 第69-72页 |
| 5.5 结果分析 | 第72-73页 |
| 5.6 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 总结 | 第74页 |
| 6.2 展望 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-80页 |
| 攻读硕士学位期间的成果 | 第80-82页 |
| 附录 | 第82-83页 |
