高性价比DSP中指令Cache的研究与设计
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景及来源 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 论文研究内容及意义 | 第10-11页 |
| 1.4 论文的组织结构 | 第11-12页 |
| 第2章 Cache技术原理 | 第12-21页 |
| 2.1 Cache原理 | 第12-18页 |
| 2.1.1 Cache的基本结构 | 第12页 |
| 2.1.2 Cache的映像规则 | 第12-15页 |
| 2.1.3 Cache的查找方法 | 第15-16页 |
| 2.1.4 Cache的替换算法 | 第16-17页 |
| 2.1.5 Cache的写策略 | 第17-18页 |
| 2.2 Cache性能分析 | 第18-19页 |
| 2.3 Cache优化方法 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第3章 DSP中指令Cache的设计 | 第21-40页 |
| 3.1 目标DSP简介 | 第21-23页 |
| 3.1.1 AXP32的器件结构 | 第21页 |
| 3.1.2 AXP32的总线结构 | 第21-22页 |
| 3.1.3 AXP32的两级缓存设计结构 | 第22-23页 |
| 3.2 指令Cache的设计与实现 | 第23-31页 |
| 3.2.1 指令Cache设计要解决的问题 | 第23-24页 |
| 3.2.2 指令Cache的设计规范 | 第24-25页 |
| 3.2.3 指令Cache的基本参数选择 | 第25-26页 |
| 3.2.4 指令Cache端口信号功能定义 | 第26-28页 |
| 3.2.5 指令Cache数据部分的设计 | 第28-30页 |
| 3.2.6 指令Cache控制器的设计 | 第30-31页 |
| 3.3 异步FIFO的设计 | 第31-39页 |
| 3.3.1 异步FIFO的基本结构 | 第31-33页 |
| 3.3.2 异步时序下的亚稳态问题 | 第33-34页 |
| 3.3.3 格雷码计数器的实现 | 第34-36页 |
| 3.3.4 读写地址产生逻辑 | 第36-37页 |
| 3.3.5 读空标志位的产生 | 第37-38页 |
| 3.3.6 写满标志位的产生 | 第38-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第4章 仿真与综合 | 第40-56页 |
| 4.1 验证方法 | 第40-41页 |
| 4.2 验证计划 | 第41-42页 |
| 4.3 仿真平台的搭建 | 第42-47页 |
| 4.3.1 指令Cache的仿真 | 第42-45页 |
| 4.3.2 异步FIFO的仿真 | 第45-47页 |
| 4.4 逻辑综合 | 第47-55页 |
| 4.4.1 综合简介 | 第47-51页 |
| 4.4.2 综合方法 | 第51-55页 |
| 4.5 本章小结 | 第55-56页 |
| 第5章 总结与展望 | 第56-58页 |
| 5.1 工作总结 | 第56-57页 |
| 5.2 研究展望 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 附录A 逻辑综合运行脚本 | 第62-64页 |
| 附录B 个人简历 | 第64-65页 |
| 附录C 攻读硕士期间已公开发表论文 | 第65页 |
