| 摘要 | 第1-7页 |
| ABSTRACT | 第7-13页 |
| 第一章 绪论 | 第13-21页 |
| ·研究背景 | 第13-17页 |
| ·主要工作 | 第17-18页 |
| ·本文组织结构 | 第18-21页 |
| 第二章 面向蒙特卡罗计算的随机数生成 FPGA 加速器 | 第21-28页 |
| ·面向蒙特卡罗计算的随机数算法 | 第21-24页 |
| ·面向随机数生成的 FPGA 加速器 | 第24页 |
| ·随机数生成 FPGA 加速器的设计关键 | 第24-25页 |
| ·本文的研究思路 | 第25-26页 |
| ·本章小结 | 第26-28页 |
| 第三章 基于 Mersenne Twister 算法的并行化硬件结构 | 第28-46页 |
| ·Mersenne Twister 算法 | 第28-32页 |
| ·Mersenne Twister 算法介绍 | 第28-30页 |
| ·MT 算法优势 | 第30-32页 |
| ·基于 MT19937 算法的并行化硬件结构 | 第32-39页 |
| ·RAM 和寄存器结构的设计 | 第33-37页 |
| ·Transform 单元与 Temper 单元的设计 | 第37-39页 |
| ·在 FPGA 上的硬件实现与结果分析 | 第39-44页 |
| ·硬件实现结果 | 第39-42页 |
| ·随机数质量检测 | 第42-44页 |
| ·本章小结 | 第44-46页 |
| 第四章 基于 MT 算法可重构的随机数加速器的设计 | 第46-59页 |
| ·Fastjumpahead 模块设计 | 第46-49页 |
| ·Fast jumpahead 算法介绍 | 第46-48页 |
| ·Fastjumpahead 算法的实现 | 第48-49页 |
| ·可重构的 FPGA 加速器结构 | 第49-52页 |
| ·加速器结构介绍 | 第49-50页 |
| ·可实现任意并行路数的设计 | 第50-52页 |
| ·FPGA 实现与结果分析 | 第52-55页 |
| ·软硬件实现结果 | 第52-54页 |
| ·随机数质量检测 | 第54-55页 |
| ·随机数生成 FPGA 加速器的应用及实例 | 第55-58页 |
| ·圆周投点法的原理介绍 | 第55-57页 |
| ·实现结果及分析 | 第57-58页 |
| ·本章小结 | 第58-59页 |
| 第五章 总结与展望 | 第59-62页 |
| ·本文所完成的工作 | 第59-60页 |
| ·对进一步工作的展望 | 第60-62页 |
| 参考文献 | 第62-66页 |
| 致谢 | 第66-67页 |
| 攻读硕士学位期间已发表或录用的论文 | 第67页 |
