改进型数据链端机中FPGA子系统的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-12页 |
| 1.1 研究背景和现状 | 第10页 |
| 1.2 研究内容和意义 | 第10-11页 |
| 1.3 论文的结构安排 | 第11-12页 |
| 第二章 战术数据链总览 | 第12-26页 |
| 2.1 战术数据链描述 | 第12-13页 |
| 2.2 数据链关键技术背景 | 第13-23页 |
| 2.2.1 多速率信号处理 | 第13-19页 |
| 2.2.2 跨时钟域信号传输 | 第19-21页 |
| 2.2.3 数字频率合成 | 第21-22页 |
| 2.2.4 数字信号的最佳接收 | 第22-23页 |
| 2.3 改进型数据链端机指标 | 第23-24页 |
| 2.4 本章小结 | 第24-26页 |
| 第三章 改进型数据链端机设计与实现 | 第26-58页 |
| 3.1 端机整体设计 | 第26-31页 |
| 3.1.1 端机硬件整体设计 | 第26-29页 |
| 3.1.2 FPGA固件整体设计 | 第29-31页 |
| 3.2 端机发送模块设计与实现 | 第31-43页 |
| 3.2.1 发送模块总体设计 | 第31页 |
| 3.2.2 芯片交互接口Mcbsp | 第31-33页 |
| 3.2.3 乒乓存储器 | 第33-35页 |
| 3.2.4 发送成形滤波器 | 第35-38页 |
| 3.2.5 数据内插滤波器 | 第38-42页 |
| 3.2.6 DAC芯片接口 | 第42-43页 |
| 3.3 端机接收模块设计与实现 | 第43-56页 |
| 3.3.1 接收模块总体设计 | 第43-44页 |
| 3.3.2 异步FIFO | 第44-46页 |
| 3.3.3 带通采样及数字下变频 | 第46-49页 |
| 3.3.4 数据抽取滤波器 | 第49-51页 |
| 3.3.5 匹配滤波器 | 第51-53页 |
| 3.3.6 同步逻辑 | 第53-56页 |
| 3.4 本章小结 | 第56-58页 |
| 第四章 数据链功能验证 | 第58-74页 |
| 4.1 FPGA子系统设计仿真及功能验证 | 第58-67页 |
| 4.1.1 仿真及验证工具介绍 | 第58-59页 |
| 4.1.2 模块设计仿真 | 第59-62页 |
| 4.1.3 模块功能验证 | 第62-67页 |
| 4.2 数据链端机整机测试 | 第67-72页 |
| 4.2.1 端机测试总览 | 第67-69页 |
| 4.2.2 测试步骤及结果 | 第69页 |
| 4.2.3 测试结果分析 | 第69-72页 |
| 4.3 本章小结 | 第72-74页 |
| 第五章 总结和展望 | 第74-76页 |
| 5.1 工作总结 | 第74页 |
| 5.2 工作展望 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78页 |
