基于65nm CMOS工艺的高速SRAM设计
| 摘要 | 第3-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 本文的主要研究工作 | 第13-14页 |
| 第2章 SRAM概述 | 第14-21页 |
| 2.1 SRAM总体框架 | 第14-15页 |
| 2.2 SRAM存储单元 | 第15-18页 |
| 2.2.1 传统6管SRAM存储单元 | 第15-17页 |
| 2.2.2 8管SRAM存储单元 | 第17-18页 |
| 2.3 SRAM存储阵列 | 第18-19页 |
| 2.4 灵敏放大器 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 第3章 时钟控制模块设计 | 第21-33页 |
| 3.1 可编程复制位线技术 | 第21-24页 |
| 3.1.1 采用反向器链产生SAE信号 | 第21页 |
| 3.1.2 传统复制位线技术 | 第21-23页 |
| 3.1.3 可编程复制位线技术 | 第23-24页 |
| 3.2 脉冲字线技术 | 第24-28页 |
| 3.3 内部时钟电路 | 第28-32页 |
| 3.3.1 内部时钟产生电路 | 第28-30页 |
| 3.3.2 读检测模块 | 第30-32页 |
| 3.3.3 写检测模块 | 第32页 |
| 3.4 本章小结 | 第32-33页 |
| 第4章 高速译码器设计 | 第33-51页 |
| 4.1 静态译码器 | 第33-36页 |
| 4.1.1 传统静态译码器 | 第33-34页 |
| 4.1.2 伪NMOS译码器 | 第34-35页 |
| 4.1.3 树形译码器 | 第35-36页 |
| 4.2 动态译码器 | 第36-39页 |
| 4.2.1 传统动态译码器 | 第36-38页 |
| 4.2.2 动态或非结构译码器 | 第38页 |
| 4.2.3 Sense-Amp译码器 | 第38-39页 |
| 4.3 译码电路延时优化 | 第39-43页 |
| 4.3.1 反向器链延时的优化 | 第39-41页 |
| 4.3.2 逻辑门电路延时的优化 | 第41-43页 |
| 4.4 高速译码器设计 | 第43-50页 |
| 4.4.1 译码器结构的选择 | 第43-44页 |
| 4.4.2 7-128译码器的实现 | 第44-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第5章 高速SRAM设计与验证 | 第51-57页 |
| 5.1 512x32bit SRAM设计与仿真 | 第51-54页 |
| 5.1.1 SRAM结构及管脚说明 | 第51-52页 |
| 5.1.2 高速SRAM电路设计 | 第52-53页 |
| 5.1.3 高速SRAM电路功能仿真 | 第53-54页 |
| 5.2 SRAM版图的设计与后仿真 | 第54-56页 |
| 5.2.1 SRAM版图设计 | 第54-55页 |
| 5.2.2 SRAM后仿及流片测试 | 第55-56页 |
| 5.3 本章小结 | 第56-57页 |
| 第6章 总结与展望 | 第57-59页 |
| 6.1 工作总结 | 第57页 |
| 6.2 SRAM展望 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 图表目录 | 第63-65页 |
| 致谢 | 第65-66页 |
| 攻读硕士期间申请的专利情况 | 第66页 |
