| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 研究背景和意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 论文主要研究工作 | 第12-13页 |
| 1.4 论文整体组织结构 | 第13-14页 |
| 第2章 传统SRAM时序控制电路技术 | 第14-25页 |
| 2.1 SRAM基本结构 | 第14-18页 |
| 2.1.1 存储阵列 | 第14-16页 |
| 2.1.2 地址译码电路 | 第16页 |
| 2.1.3 灵敏放大器 | 第16-17页 |
| 2.1.4 时序控制电路 | 第17页 |
| 2.1.5 输入/输出电路 | 第17-18页 |
| 2.2 SRAM工作原理 | 第18-19页 |
| 2.2.1 数据读出 | 第18-19页 |
| 2.2.2 数据写入 | 第19页 |
| 2.2.3 数据保持 | 第19页 |
| 2.3 SRAM时序控制电路受PVT的影响 | 第19-22页 |
| 2.4 传统复制位线延迟技术(Conv) | 第22-23页 |
| 2.5 Conv延迟技术与反相器链延迟技术的比较 | 第23-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第3章 新型SRAM时序控制电路技术 | 第25-38页 |
| 3.1 可配置复制位线技术(CRB) | 第25-26页 |
| 3.1.1 CRB技术的设计与分析 | 第25页 |
| 3.1.2 测试与配置 | 第25-26页 |
| 3.2 多级复制位线技术(MRB) | 第26-28页 |
| 3.2.1 MRB技术的设计原理与分析 | 第26-27页 |
| 3.2.2 电路结构与工作原理 | 第27-28页 |
| 3.3 数字复制位线延迟技术(DRBD) | 第28-30页 |
| 3.3.1 DRBD技术的设计原理与分析 | 第28-29页 |
| 3.3.2 电路结构与工作原理 | 第29-30页 |
| 3.4 多级并行复制位线延迟累加技术(MPRDA) | 第30-32页 |
| 3.4.1 MPRDA技术的设计原理与分析 | 第30页 |
| 3.4.2 电路结构与工作原理 | 第30-32页 |
| 3.5 6T双复制位线延迟技术(6T DRBD) | 第32-33页 |
| 3.6 仿真结果对比分析 | 第33-36页 |
| 3.7 现有技术的不足 | 第36-37页 |
| 3.8 本章小结 | 第37-38页 |
| 第4章 8T双数字复制位线延迟技术 | 第38-47页 |
| 4.1 8T DDRBD技术的设计原理与分析 | 第38-41页 |
| 4.1.1 8T复制单元与传统复制单元的比较 | 第38-39页 |
| 4.1.2 8T DDRBD技术分析 | 第39-41页 |
| 4.2 8T DDRBD技术的电路结构 | 第41-42页 |
| 4.3 8T DDRBD技术的工作原理 | 第42-43页 |
| 4.4 仿真结果对比分析 | 第43-46页 |
| 4.5 本章小结 | 第46-47页 |
| 第5章 总结与展望 | 第47-49页 |
| 5.1 设计总结 | 第47页 |
| 5.2 工作展望 | 第47-49页 |
| 参考文献 | 第49-52页 |
| 图表目录 | 第52-54页 |
| 致谢 | 第54-55页 |
| 攻读硕士学位期间取得的学术成果 | 第55页 |