直接序列扩频技术的研究和FPGA实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 研究背景和意义 | 第17-18页 |
| 1.2 研究现状及发展趋势 | 第18-19页 |
| 1.3 本文研究内容和论文结构 | 第19-21页 |
| 第二章 直接序列扩频系统总体方案设计 | 第21-37页 |
| 2.1 直接序列扩频系统的原理分析 | 第21-24页 |
| 2.1.1 加性白噪声干扰 | 第23页 |
| 2.1.2 单音干扰 | 第23-24页 |
| 2.1.3 其他扩频信号 | 第24页 |
| 2.2 DSSS收发信系统总体设计 | 第24-36页 |
| 2.2.1 系统样机的内部结构 | 第26-27页 |
| 2.2.2 DSSS系统分机工作流程 | 第27-30页 |
| 2.2.3 FPGA总体设计方案 | 第30-36页 |
| 2.3 本章小结 | 第36-37页 |
| 第三章 同步链路仿真设计与性能验证 | 第37-64页 |
| 3.1 同步链路仿真设计及程序结构 | 第37-39页 |
| 3.1.1 同步链路仿真设计 | 第37-38页 |
| 3.1.2 同步链路程序结构 | 第38-39页 |
| 3.2 同步链路仿真程序模块设计说明 | 第39-57页 |
| 3.2.1 主程序模块 | 第39-41页 |
| 3.2.2 发送处理模块 | 第41-47页 |
| 3.2.3 接收处理模块 | 第47-57页 |
| 3.3 同步链路仿真模块的性能仿真 | 第57-62页 |
| 3.3.1 虚警概率的性能仿真 | 第57-58页 |
| 3.3.2 AWGN信道下的同步性能测试 | 第58-60页 |
| 3.3.3 Rayleigh信道下的同步性能测试 | 第60-61页 |
| 3.3.4 Cost207信道下的同步性能测试 | 第61-62页 |
| 3.4 本章小结 | 第62-64页 |
| 第四章 基带与中频模块的硬件实现 | 第64-97页 |
| 4.1 DSP和FPGA之间的EMIF接口设计 | 第65-72页 |
| 4.1.2 发射机DSP与FPGA接口 | 第66-69页 |
| 4.1.3 接收机DSP与FPGA接口 | 第69-72页 |
| 4.2 发射机关键模块的硬件设计 | 第72-80页 |
| 4.2.1 扩频模块设计 | 第73-75页 |
| 4.2.2 加扰模块设计 | 第75-76页 |
| 4.2.3 DAC接口模块设计 | 第76-80页 |
| 4.3 接收机关键模块的硬件设计 | 第80-96页 |
| 4.3.1 DDC模块设计 | 第81-83页 |
| 4.3.2 粗定时模块设计 | 第83-87页 |
| 4.3.3 精定时模块设计 | 第87-89页 |
| 4.3.4 频偏估计模块设计 | 第89-91页 |
| 4.3.5 频偏补偿模块设计 | 第91-92页 |
| 4.3.6 分帧模块设计 | 第92-93页 |
| 4.3.7 解扰模块设计 | 第93-94页 |
| 4.3.8 解扩模块设计 | 第94-96页 |
| 4.4 本章小结 | 第96-97页 |
| 第五章 直接序列扩频系统的性能测试 | 第97-103页 |
| 5.1 AWGN信道中硬件系统性能测试分析 | 第97-98页 |
| 5.2 Rayleigh信道下硬件系统性能测试 | 第98-100页 |
| 5.3 硬件平台性能测试 | 第100-102页 |
| 5.4 本章小结 | 第102-103页 |
| 第六章 结束语 | 第103-105页 |
| 6.1 本文贡献及结论 | 第103页 |
| 6.2 下一步工作建议及展望 | 第103-105页 |
| 致谢 | 第105-106页 |
| 参考文献 | 第106-109页 |
| 个人简介 | 第109-110页 |
| 硕士研究生期间的研究成果 | 第110-111页 |
