| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景以及研究目的与意义 | 第8-9页 |
| 1.1.1 LDPC码在通信系统中的应用 | 第8页 |
| 1.1.2 论文研究目的及意义 | 第8-9页 |
| 1.2 LDPC码的国内外的研究现状 | 第9-12页 |
| 1.2.1 国内外对LDPC码的研究现状 | 第9-11页 |
| 1.2.2 国内外对LDPC码硬件的研究现状 | 第11-12页 |
| 1.3 论文的主要研究内容与章节安排 | 第12-14页 |
| 第2章 QC_LDPC码的构造与性能分析 | 第14-33页 |
| 2.1 LDPC码概述 | 第14-21页 |
| 2.1.1 LDPC码的基本定义 | 第14-16页 |
| 2.1.2 LDPC码的构造 | 第16-18页 |
| 2.1.3 LDPC码的编码方法 | 第18-19页 |
| 2.1.4 LDPC译码硬件实现方案 | 第19-21页 |
| 2.2 QC_LDPC的码型选择与构造 | 第21-25页 |
| 2.2.1 QC_LDPC码的构造 | 第21-22页 |
| 2.2.2 置换QC_LDPC码的构造 | 第22-25页 |
| 2.3 循环扩展QC_LDPC的编码和译码算法 | 第25-31页 |
| 2.3.1 QC_LDPC编码算法 | 第25-28页 |
| 2.3.2 QC_LDPC译码算法 | 第28-31页 |
| 2.4 (8176,6135)QC_LDPC码的性能分析 | 第31-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第3章 QC_LDPC码编码器的FPGA实现 | 第33-41页 |
| 3.1 (8176,6135)QC_LDPC编码器的整体构造 | 第33-35页 |
| 3.1.1 编码器构造原理 | 第33-34页 |
| 3.1.2 编码器构造流程 | 第34-35页 |
| 3.2 (8176,6135)QC_LDPC编码器的模块设计 | 第35-39页 |
| 3.2.1 编码器的存储器设计 | 第35-37页 |
| 3.2.2 编码器的矩阵运算 | 第37-38页 |
| 3.2.3 编码器的串并转换模块 | 第38-39页 |
| 3.3 (8176,6135)QC_LDPC编码器的FPGA时序分析 | 第39-40页 |
| 3.3.1 编码器的资源消耗 | 第39页 |
| 3.3.2 编码器的FPGA时序 | 第39-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第4章 QC_LDPC码译码器的FPGA实现 | 第41-59页 |
| 4.1 (8176,6135)QC_LDPC译码器的参数设计 | 第41-44页 |
| 4.1.1 译码信息量的量化 | 第41-43页 |
| 4.1.2 译码的迭代次数 | 第43-44页 |
| 4.2 (8176,6135)QC_LDPC译码器的整体构造 | 第44-47页 |
| 4.2.1 译码器的理论设计流程 | 第44-45页 |
| 4.2.2 译码器的FPGA设计流程 | 第45-46页 |
| 4.2.3 译码器模块安排流程 | 第46-47页 |
| 4.3 (8176,6135)QC_LDPC译码器的模块设计 | 第47-55页 |
| 4.3.1 数据信息的存储 | 第47-49页 |
| 4.3.2 校验节点功能模块 | 第49-51页 |
| 4.3.3 变量节点功能模块 | 第51-52页 |
| 4.3.4 信息节点判断模块 | 第52-53页 |
| 4.3.5 控制模块 | 第53-55页 |
| 4.4 (8176,6135)QC_LDPC译码器的FPGA时序分析 | 第55-58页 |
| 4.4.1 译码器硬件使用资源 | 第55页 |
| 4.4.2 ISE的modelsim功能仿真 | 第55-56页 |
| 4.4.3 译码器的FPGA时序与吞吐率 | 第56-58页 |
| 4.5 译码器并行构造 | 第58页 |
| 4.6 本章小结 | 第58-59页 |
| 结论 | 第59-61页 |
| 参考文献 | 第61-66页 |
| 致谢 | 第66页 |
