分层全并行QC-LDPC码译码器的研究与实现
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 引言 | 第9-15页 |
| 1.1 数字通信系统模型 | 第9-10页 |
| 1.2 信道编码理论及其发展 | 第10-11页 |
| 1.3 国内外研究现状 | 第11-12页 |
| 1.4 论文主要完成的内容及章节安排 | 第12-15页 |
| 第2章 LDPC码简介 | 第15-25页 |
| 2.1 线性分组码 | 第15-16页 |
| 2.1.1 生成矩阵 | 第15-16页 |
| 2.1.2 校验矩阵 | 第16页 |
| 2.2 LDPC码的定义 | 第16-20页 |
| 2.2.1 LDPC码的表示方法 | 第17-18页 |
| 2.2.2 LDPC码的度分布 | 第18-19页 |
| 2.2.3 影响LDPC码的性能的因素 | 第19-20页 |
| 2.3 CCSDS标准中的QC-LDPC码 | 第20-24页 |
| 2.3.1 QC-LDPC码定义 | 第20-21页 |
| 2.3.2 CCSDS标准 | 第21-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 LDPC码译码算法及仿真 | 第25-39页 |
| 3.1 硬判决译码算法 | 第25-26页 |
| 3.2 软判决译码算法 | 第26-32页 |
| 3.2.1 概率域上的BP算法 | 第27-28页 |
| 3.2.2 对数域上的BP算法 | 第28-30页 |
| 3.2.3 归一化最小和算法 | 第30-31页 |
| 3.2.4 分层最小和算法 | 第31-32页 |
| 3.3 译码算法仿真与性能比较 | 第32-37页 |
| 3.3.1 仿真系统设计 | 第32-33页 |
| 3.3.2 译码算法的性能仿真 | 第33-34页 |
| 3.3.3 归一化因子的选取 | 第34-35页 |
| 3.3.4 量化方案的确定 | 第35-37页 |
| 3.4 本章小结 | 第37-39页 |
| 第4章 LDPC译码器结构 | 第39-47页 |
| 4.1 串行结构 | 第39页 |
| 4.2 全并行结构 | 第39-40页 |
| 4.3 部分并行结构 | 第40-41页 |
| 4.4 改进的分层译码结构 | 第41-45页 |
| 4.4.1 并行分层原理 | 第42-43页 |
| 4.4.2 修正后的校验矩阵性能 | 第43-44页 |
| 4.4.3 并行分层译码器结构 | 第44-45页 |
| 4.5 本章小结 | 第45-47页 |
| 第5章 分层LDPC译码器的FPGA实现 | 第47-67页 |
| 5.1 FPGA开发流程简介 | 第47-49页 |
| 5.2 译码器整体结构的设计 | 第49-50页 |
| 5.3 译码器各子模块设计 | 第50-63页 |
| 5.3.1 接收信道信息模块 | 第50-52页 |
| 5.3.2 信息存储模块 | 第52-56页 |
| 5.3.3 消息处理单元模块 | 第56-60页 |
| 5.3.4 顶层控制模块 | 第60-62页 |
| 5.3.5 译码输出模块 | 第62-63页 |
| 5.4 译码器性能评估 | 第63-66页 |
| 5.4.1 Isim功能仿真 | 第64页 |
| 5.4.2 资源消耗 | 第64-66页 |
| 5.5 本章小结 | 第66-67页 |
| 第6章 总结与展望 | 第67-69页 |
| 6.1 研究工作总结 | 第67-68页 |
| 6.2 展望 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 致谢 | 第73-75页 |
| 附录A | 第75-77页 |
| 个人简历、在学期间发表的学术论文及研究成果 | 第77-78页 |
