高效率高性能的LDPC码的研究及FPGA实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-10页 |
| ·数字通信与信道编码 | 第7-8页 |
| ·LDPC码的研究背景及应用前景 | 第8页 |
| ·内容安排 | 第8-10页 |
| 2 LDPC码的编码 | 第10-21页 |
| ·LDPC码 | 第10页 |
| ·影响LDPC码性能的因素 | 第10-12页 |
| ·LDPC的Tanner图(二分图)表示 | 第10-11页 |
| ·LDPC码的环 | 第11-12页 |
| ·LDPC码的校验矩阵的设计 | 第12页 |
| ·LDPC码的构造 | 第12-18页 |
| ·基于Q矩阵的LDPC码 | 第12-14页 |
| ·准循环LDPC码 | 第14-15页 |
| ·802.16e标准的LDPC码 | 第15-16页 |
| ·一种基于准循环的伪随机构造LDPC码 | 第16-18页 |
| ·LDPC码的编码 | 第18-21页 |
| ·基于高斯消去的直接编码 | 第18-19页 |
| ·R-U编码 | 第19-20页 |
| ·本文采用的编码算法 | 第20-21页 |
| 3 LDPC码的译码 | 第21-26页 |
| ·硬判决译码 | 第21-22页 |
| ·BP算法 | 第22-24页 |
| ·对数域上的BP算法 | 第24页 |
| ·Min-sum译码算法 | 第24-25页 |
| ·改进min-sum译码算法 | 第25-26页 |
| 4 编译码器的FPGA实现 | 第26-47页 |
| ·实现中所用的LDPC码的结构 | 第26-27页 |
| ·LDPC编码器的实现 | 第27-29页 |
| ·LDPC译码器的实现 | 第29-44页 |
| ·数据的输入和缓存 | 第29-35页 |
| ·校验节点的更新 | 第35-40页 |
| ·变量节点的更新 | 第40-42页 |
| ·判决及缓存输出 | 第42-43页 |
| ·吞吐率的分析 | 第43-44页 |
| ·系统级联仿真 | 第44-47页 |
| ·AWGN信道的模拟 | 第45页 |
| ·系统级联仿真图 | 第45-47页 |
| 5 支持各种码长,码率的通用编译码器 | 第47-55页 |
| ·码长,码率的定义 | 第47-50页 |
| ·通用译码器的设计 | 第50-55页 |
| ·数据的输入及缓存部分 | 第50-53页 |
| ·校验节点的更新 | 第53-54页 |
| ·变量节点的更新 | 第54页 |
| ·判决输出 | 第54-55页 |
| 6 硬件平台的测试及结果 | 第55-60页 |
| ·硬件平台的搭建 | 第55-56页 |
| ·测试结果 | 第56-58页 |
| ·测试结果分析 | 第58-60页 |
| 7 总结与展望 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-63页 |
