| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 研究背景及意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-17页 |
| 1.3 论文主要研究内容 | 第17-18页 |
| 1.4 论文组织结构 | 第18-19页 |
| 第二章 相关技术背景 | 第19-29页 |
| 2.1 异构计算技术 | 第19-23页 |
| 2.2 流水线技术 | 第23-25页 |
| 2.3 数据缓存技术 | 第25-26页 |
| 2.4 参数存储技术 | 第26-28页 |
| 2.5 数据预取技术 | 第28页 |
| 2.6 本章小结 | 第28-29页 |
| 第三章 深度学习异构计算平台整体架构 | 第29-45页 |
| 3.1 深度学习异构计算平台结构组成 | 第29-33页 |
| 3.1.1 平台数据流分析 | 第29-31页 |
| 3.1.2 平台整体设计 | 第31页 |
| 3.1.3 平台工作流程 | 第31-33页 |
| 3.2 深度学习异构计算平台CPU子系统设计 | 第33-39页 |
| 3.2.1 CPU子系统功能概述 | 第33-34页 |
| 3.2.2 CPU子系统驱动程序设计 | 第34-35页 |
| 3.2.3 CPU子系统多线程设计 | 第35-39页 |
| 3.3 深度学习异构计算平台通信总线设计 | 第39-42页 |
| 3.3.1 PCIe总线功能概述 | 第39-40页 |
| 3.3.2 CPU与FPGA总线互联设计 | 第40-42页 |
| 3.4 深度学习异构计算平台多FPGA子系统设计 | 第42-44页 |
| 3.4.1 多FPGA子系统功能概述 | 第42页 |
| 3.4.2 多FPGA子系统通用架构设计 | 第42-44页 |
| 3.5 本章小结 | 第44-45页 |
| 第四章 深度学习异构计算平台FPGA子系统设计 | 第45-69页 |
| 4.1 FPGA子系统数据流整体分析 | 第45-46页 |
| 4.2 多层次流水线结构设计 | 第46-54页 |
| 4.2.1 深度学习算法层间流水线设计 | 第48-52页 |
| 4.2.3 计算模块乘加运算流水线设计 | 第52-54页 |
| 4.3 DDR3 SDRAM数据调度分配设计 | 第54-62页 |
| 4.3.1 DDR3 SDRAM数据调度分配设计需求分析 | 第54-56页 |
| 4.3.2 DDR3 SDRAM数据调度分配模块设计 | 第56-60页 |
| 4.3.3 DDR3 SDRAM数据调度分配模块测试 | 第60-62页 |
| 4.4 数据通信传输优化 | 第62-67页 |
| 4.4.1 数据通信传输设计需求分析 | 第62-63页 |
| 4.4.2 数据通信传输模块设计 | 第63-65页 |
| 4.4.3 数据通信传输模块测试 | 第65-67页 |
| 4.5 本章小结 | 第67-69页 |
| 第五章 深度学习异构计算平台实验验证与性能分析 | 第69-81页 |
| 5.1 实验平台与开发环境 | 第69-72页 |
| 5.1.1 实验平台 | 第69-71页 |
| 5.1.2 开发环境 | 第71-72页 |
| 5.2 音频事件检测全连接神经网络的实现 | 第72-74页 |
| 5.2.1 音频事件检测全连接神经网络模型介绍 | 第72页 |
| 5.2.2 音频事件检测全连接神经网络硬件实现架构 | 第72-74页 |
| 5.3 实验结果与性能分析 | 第74-79页 |
| 5.3.1 平台计算时间测试与分析 | 第74-76页 |
| 5.3.2 实现平台功耗测试与分析 | 第76-78页 |
| 5.3.3 实现平台资源消耗测试与分析 | 第78-79页 |
| 5.4 本章小结 | 第79-81页 |
| 第六章 总结与展望 | 第81-85页 |
| 6.1 总结 | 第81-82页 |
| 6.2 展望 | 第82-85页 |
| 参考文献 | 第85-91页 |
| 致谢 | 第91-93页 |
| 攻读学位期间取得的研究成果 | 第93页 |
