| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题研究背景及意义 | 第9-10页 |
| 1.2 课题在国内外的研究现状 | 第10-13页 |
| 1.3 课题的主要研究内容 | 第13-16页 |
| 第2章 数字闭环激磁电源硬件电路设计 | 第16-29页 |
| 2.1 数字闭环激磁电源设计方案 | 第16-17页 |
| 2.2 数字闭环激磁电源硬件电路设计 | 第17-28页 |
| 2.2.1 数字闭环激磁电源 FPGA 最小系统设计 | 第17-20页 |
| 2.2.2 数字闭环激磁电源 DA 转换电路设计 | 第20-21页 |
| 2.2.3 数字闭环激磁电源滤波器电路设计 | 第21-23页 |
| 2.2.4 数字闭环激磁电源反馈线路设计 | 第23-25页 |
| 2.2.5 数字闭环激磁电源 AD 转换电路设计 | 第25-26页 |
| 2.2.6 数字闭环激磁电源其他辅助模块设计 | 第26-27页 |
| 2.2.7 数字闭环激磁电源 PCB 电路板设计 | 第27-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第3章 数字闭环激磁电源 FPGA 功能模块设计 | 第29-51页 |
| 3.1 VHDL 语言和 QuartusII 开发环境简介 | 第29-30页 |
| 3.2 数字鉴相器设计 | 第30-35页 |
| 3.2.1 基于模拟乘法器频率迁移的鉴相器 | 第31-32页 |
| 3.2.2 门电路双沿鉴相器 | 第32-33页 |
| 3.2.3 基于高速计数器的计数式鉴相器 | 第33-35页 |
| 3.3 AD976 时序控制模块设计 | 第35-38页 |
| 3.4 数字均值滤波模块设计 | 第38-40页 |
| 3.5 正弦信号存储模块设计 | 第40-43页 |
| 3.6 相位调整模块设计 | 第43-46页 |
| 3.7 幅值调整模块设计 | 第46-48页 |
| 3.8 其他功能模块设计 | 第48-50页 |
| 3.8.1 锁相环和分频电路 | 第48-49页 |
| 3.8.2 数据缓存模块 | 第49-50页 |
| 3.9 本章小结 | 第50-51页 |
| 第4章 数字闭环激磁电源控制器设计和系统调试 | 第51-67页 |
| 4.1 相位控制器设计 | 第51-58页 |
| 4.1.1 相位控制系统模型分析 | 第51-53页 |
| 4.1.2 相位控制器设计及仿真 | 第53-57页 |
| 4.1.3 相位精调控制器启动电路 | 第57-58页 |
| 4.2 幅值控制器设计 | 第58-60页 |
| 4.3 DW8051 移植及通信模块设计 | 第60-65页 |
| 4.3.1 DW8051 移植 | 第60-62页 |
| 4.3.2 下位机程序设计 | 第62-64页 |
| 4.3.3 上位机界面设计 | 第64-65页 |
| 4.4 本章小结 | 第65-67页 |
| 结论 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 攻读硕士学位期间发表的论文及其他成果 | 第71-73页 |
| 致谢 | 第73页 |