高速可定时数据合成模块设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-13页 |
| 1.3 课题主要任务与章节安排 | 第13-15页 |
| 第二章 总体方案设计 | 第15-25页 |
| 2.1 数据发生器系统构成 | 第15-16页 |
| 2.2 数据流合成系统功能和技术指标分析 | 第16-17页 |
| 2.3 系统总体方案设计 | 第17-24页 |
| 2.3.1 系统时钟分配与产生方案设计 | 第18-21页 |
| 2.3.2 高速数据合成和控制单元电路设计 | 第21-24页 |
| 2.4 系统设计难点 | 第24-25页 |
| 第三章 系统时钟电路设计 | 第25-36页 |
| 3.1 DDS模块电路设计 | 第25-30页 |
| 3.1.1 DDS的概念及基本原理 | 第25-26页 |
| 3.1.2 DDS硬件电路实现 | 第26-27页 |
| 3.1.3 DDS控制电路实现 | 第27-30页 |
| 3.2 PLL模块电路实现 | 第30-35页 |
| 3.2.1 PLL的概念和基本原理 | 第30页 |
| 3.2.2 PLL硬件电路实现 | 第30-33页 |
| 3.2.3 PLL控制电路实现 | 第33-35页 |
| 3.3 小结 | 第35-36页 |
| 第四章 数据流合成与控制电路设计 | 第36-66页 |
| 4.1 时序电路设计 | 第37-59页 |
| 4.1.1 图形数据存储时序设计 | 第37-43页 |
| 4.1.2 序列数据存储时序设计 | 第43-44页 |
| 4.1.3 数据流合成控制时序设计 | 第44-51页 |
| 4.1.4 工作模式与触发方式时序设计 | 第51-59页 |
| 4.2 硬件电路设计 | 第59-65页 |
| 4.2.1 动态存储电路设计 | 第60-62页 |
| 4.2.2 并串转换电路设计 | 第62-63页 |
| 4.2.3 通道延迟电路设计 | 第63页 |
| 4.2.4 PCI接.电路设计 | 第63-65页 |
| 4.3 小结 | 第65-66页 |
| 第五章 电路调试与结果分析 | 第66-80页 |
| 5.1 调试中遇到的问题与解决方法 | 第66-69页 |
| 5.1.1 时钟电路调试 | 第66-68页 |
| 5.1.2 数据合成电路调试 | 第68-69页 |
| 5.2 时钟模块测试 | 第69-72页 |
| 5.2.1 PLL电路测试 | 第70-71页 |
| 5.2.2 DDS电路测试 | 第71-72页 |
| 5.3 数据合成电路测试 | 第72-79页 |
| 5.3.1 工作模式测试 | 第72-76页 |
| 5.3.2 数据率测试 | 第76-77页 |
| 5.3.3 存储深度测试 | 第77-79页 |
| 5.4 小结 | 第79-80页 |
| 第六章 结束语 | 第80-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 攻硕期间取得的研究成果 | 第84-85页 |
| 附录 | 第85-86页 |
