| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 目录 | 第8-10页 |
| 插图索引 | 第10-11页 |
| 附表索引 | 第11-12页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 背景意义 | 第12-13页 |
| 1.2 相关研究 | 第13-14页 |
| 1.3 本文主要内容 | 第14-15页 |
| 1.4 论文的组织结构 | 第15-16页 |
| 第2章 理论基础 | 第16-25页 |
| 2.1 处理器仿真方法 | 第16-17页 |
| 2.2 处理器仿真技术 | 第17-18页 |
| 2.2.1 指令集仿真技术 | 第17-18页 |
| 2.2.2 结构型仿真技术 | 第18页 |
| 2.3 SystemC 硬件仿真平台 | 第18-24页 |
| 2.3.1 SystemC 设计方法学 | 第19-20页 |
| 2.3.2 SystemC 仿真内核 | 第20-21页 |
| 2.3.3 SystemC 的进程 | 第21-22页 |
| 2.3.4 SystemC 的 RTL 仿真 | 第22-24页 |
| 2.4 小结 | 第24-25页 |
| 第3章 OpenRISC 处理器核仿真需求分析 | 第25-38页 |
| 3.1 处理器核结构分析 | 第25-27页 |
| 3.2 流水线整体设计 | 第27-33页 |
| 3.2.1 控制冒险 | 第29-30页 |
| 3.2.2 数据冒险 | 第30-31页 |
| 3.2.3 结构冒险 | 第31-33页 |
| 3.3 Cache 设计 | 第33-35页 |
| 3.3.1 Cache 原理 | 第33页 |
| 3.3.2 Cache 基本结构 | 第33-34页 |
| 3.3.3 Cache 一致性 | 第34-35页 |
| 3.4 OpenRISC 寄存器 | 第35-36页 |
| 3.5 OR1200 指令规范 | 第36-37页 |
| 3.6 小结 | 第37-38页 |
| 第4章 基于 SystemC 的 OpenRISC 处理器核仿真 | 第38-50页 |
| 4.1 OpenRISC 处理器核仿真框架 | 第38-39页 |
| 4.2 IF 级仿真实现 | 第39-41页 |
| 4.3 ID 级仿真实现 | 第41-44页 |
| 4.3.1 control 模块 | 第41-43页 |
| 4.3.2 rf 模块 | 第43-44页 |
| 4.4 EXE 级仿真实现 | 第44-47页 |
| 4.4.1 operandmuxes 模块 | 第44-45页 |
| 4.4.2 alu 模块 | 第45-47页 |
| 4.5 MA 级仿真实现 | 第47-48页 |
| 4.6 WB 级仿真实现 | 第48-49页 |
| 4.7 小结 | 第49-50页 |
| 第5章 实验测试与分析 | 第50-57页 |
| 5.1 仿真设计平台与环境 | 第50页 |
| 5.2 系统仿真初始化 | 第50-51页 |
| 5.3 仿真测试与分析 | 第51-54页 |
| 5.3.1 数据相关 | 第51-53页 |
| 5.3.2 数据冒险 | 第53-54页 |
| 5.4 流水线综合测试结果与分析 | 第54-55页 |
| 5.5 Cache 测试结果与分析 | 第55-56页 |
| 5.6 小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-62页 |
| 致谢 | 第62-63页 |
| 附录A 攻读硕士学位期间所发表的学术论文目录 | 第63-64页 |
| 附录B OR1200 指令规范 | 第64-67页 |