LDPC码译码器的FPGA实现研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-9页 |
| 第1章 绪论 | 第9-16页 |
| ·课题的背景及研究意义 | 第9-11页 |
| ·LDPC码译码的研究现状 | 第11-14页 |
| ·LDPC码译码的理论研究 | 第12-14页 |
| ·LDPC码的硬件实现研究 | 第14页 |
| ·本文的主要研究工作及内容安排 | 第14-16页 |
| 第2章 LDPC码的译码研究 | 第16-42页 |
| ·LDPC码基础 | 第16-19页 |
| ·LDPC码的定义 | 第16-17页 |
| ·LDPC码的Tanner图描述 | 第17-19页 |
| ·校验矩阵中的环 | 第19页 |
| ·LDPC码的译码算法 | 第19-41页 |
| ·LDPC码硬判决译码算法 | 第20-22页 |
| ·LDPC码软判决译码算法 | 第22-33页 |
| ·译码算法性能比较 | 第33-35页 |
| ·译码算法复杂度比较 | 第35-37页 |
| ·适于硬件实现的译码算法 | 第37页 |
| ·译码迭代次数选择 | 第37-39页 |
| ·置信度传播机制研究 | 第39-41页 |
| ·本章小结 | 第41-42页 |
| 第3章 量化方案及定点仿真 | 第42-52页 |
| ·量化 | 第42-43页 |
| ·量化译码的研究背景 | 第43-44页 |
| ·归一化最小和译码算法的量化处理 | 第44-51页 |
| ·译码器接收变量的量化处理 | 第44-46页 |
| ·译码中间变量的量化处理 | 第46-49页 |
| ·量化处理结果 | 第49-51页 |
| ·本章小结 | 第51-52页 |
| 第4章 LDPC码译码器的设计实现 | 第52-76页 |
| ·LDPC码译码数据流的组织结构 | 第52-56页 |
| ·全并行结构 | 第53-54页 |
| ·串行结构 | 第54-55页 |
| ·部分并行结构 | 第55-56页 |
| ·译码器所采用的校验矩阵 | 第56-57页 |
| ·LDPC码译码器的FPGA实现 | 第57-68页 |
| ·译码器整体结构 | 第57-59页 |
| ·存储器阵列 | 第59-60页 |
| ·地址发生器阵列 | 第60-61页 |
| ·译码信息处理阵列 | 第61-64页 |
| ·时序控制阵列 | 第64-68页 |
| ·LDPC码译码器的测试 | 第68-75页 |
| ·LDPC码译码器的FPGA实现 | 第68-71页 |
| ·LDPC码译码器测试系统 | 第71-75页 |
| ·本章小结 | 第75-76页 |
| 结论 | 第76-78页 |
| 参考文献 | 第78-83页 |
| 攻读硕士期间发表论文和取得的科研成果 | 第83-84页 |
| 致谢 | 第84页 |
