| 中文摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·大容量实时存储器的发展概况 | 第8-9页 |
| ·课题的意义 | 第9-10页 |
| ·论文的主要工作 | 第10-12页 |
| 第二章 论文相关的基本概念 | 第12-28页 |
| ·FPGA的原理和结构 | 第12-15页 |
| ·基本结构 | 第12-13页 |
| ·Cyclone系列器件以及EP1C6的具体特性 | 第13-15页 |
| ·用Verilog语言编写的FPGA的风格 | 第15-18页 |
| ·Verilog语言简介 | 第15-16页 |
| ·基本结构 | 第16页 |
| ·如何用verilog描述可综合的状态机 | 第16-18页 |
| ·同步有限状态机简介 | 第16-17页 |
| ·可综合设计 | 第17页 |
| ·用verilog语言设计可综合的状态机的指导原则 | 第17-18页 |
| ·编写FPGA的流程 | 第18页 |
| ·SDRAM结构简介 | 第18-27页 |
| ·SDRAM原理概述 | 第18-19页 |
| ·16Meg*16SDRAM的功能块框图 | 第19-20页 |
| ·初始化 | 第20-21页 |
| ·SDRAM存储中的重要概念 | 第21-25页 |
| ·突发传输 | 第21-22页 |
| ·CAS延迟 | 第22-23页 |
| ·预充电 | 第23页 |
| ·刷新 | 第23-25页 |
| ·SDRAM相关命令的含义 | 第25-27页 |
| ·FIFO电路概述 | 第27-28页 |
| 第三章 连续数据存储板的系统实现 | 第28-53页 |
| ·系统背景及平台介绍 | 第28-29页 |
| ·关键问题及方案 | 第29-31页 |
| ·需要解决的问题 | 第29-30页 |
| ·解决方案 | 第30-31页 |
| ·硬件部分描述 | 第31-32页 |
| ·框图概况 | 第31-32页 |
| ·通道内部框图 | 第32页 |
| ·模块组成及逻辑图 | 第32-53页 |
| ·顶层概况以及主状态机 | 第32-34页 |
| ·管脚定义 | 第34-35页 |
| ·初始化模块INIT | 第35-36页 |
| ·主状态机模块FSM | 第36-38页 |
| ·进入空闲状态模块GOTO_IDLE | 第38-39页 |
| ·退出空闲状态模块EXIT_IDLE | 第39页 |
| ·控制模块CONTROL | 第39-50页 |
| ·数据流连续写模块SW_TOP | 第42-45页 |
| ·计算机写模块CW_TOP | 第45-47页 |
| ·计算机读模块CR_TOP | 第47-50页 |
| ·数据通道 | 第50-53页 |
| 第四章 时序分析及仿真波形 | 第53-58页 |
| ·时序分析及仿真波形 | 第53-57页 |
| ·初始化时序 | 第53页 |
| ·空闲状态时序 | 第53-54页 |
| ·进入空闲状态 | 第53-54页 |
| ·退出空闲状态 | 第54页 |
| ·数据流连续写时序 | 第54-56页 |
| ·开始的时序 | 第54-55页 |
| ·A、B组转换时序 | 第55页 |
| ·由外部停止的结束时序 | 第55-56页 |
| ·CPU连续写数据仿真时序 | 第56页 |
| ·CPU连续读数据仿真时序 | 第56-57页 |
| ·总时序 | 第57页 |
| ·小节 | 第57-58页 |
| 第五章 总结与展望 | 第58-60页 |
| ·总结 | 第58页 |
| ·展望 | 第58-60页 |
| 参考文献 | 第60-62页 |
| 致谢 | 第62页 |