| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 研究背景和意义 | 第7页 |
| 1.2 国内外相关研究现状 | 第7-10页 |
| 1.2.1 卷积神经网络研究现状 | 第7-8页 |
| 1.2.2 卷积神经网络硬件加速现状 | 第8-9页 |
| 1.2.3 基于FPGA的卷积神经网络研究现状 | 第9-10页 |
| 1.3 本文研究内容 | 第10-11页 |
| 1.4 组织结构安排 | 第11-13页 |
| 第二章 卷积神经网络与FPGA可重构技术基础 | 第13-23页 |
| 2.1 卷积神经网络概述 | 第13-17页 |
| 2.1.1 人工神经网络及卷积神经网络简介 | 第13-14页 |
| 2.1.2 卷积神经网络基本网络结构 | 第14-16页 |
| 2.1.3 卷积神经网络优化方法 | 第16-17页 |
| 2.2 FPGA概述 | 第17-22页 |
| 2.2.1 FPGA可重构性及内部结构 | 第17-19页 |
| 2.2.2 Zynq结构 | 第19-20页 |
| 2.2.3 Vivado开发工具 | 第20-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 基于FPGA的CNN加速器通用架构研究与设计 | 第23-42页 |
| 3.1 基于FPGA的CNN加速器通用加速技术 | 第23-24页 |
| 3.2 基于FPGA的CNN加速器通用架构研究 | 第24-29页 |
| 3.2.1 总体硬件架构简介 | 第24-25页 |
| 3.2.2 层串行模式研究 | 第25-26页 |
| 3.2.3 层并行模式研究 | 第26-28页 |
| 3.2.4 层串行模式与层并行模式对比分析 | 第28-29页 |
| 3.3 高效卷积模块设计 | 第29-35页 |
| 3.3.1 高效卷积模块总体结构设计 | 第29-30页 |
| 3.3.2 输入寄存器设计 | 第30-31页 |
| 3.3.3 PE单元设计 | 第31-32页 |
| 3.3.4 池化模块设计 | 第32-33页 |
| 3.3.5 双缓冲存储优化 | 第33页 |
| 3.3.6 ECM控制模块设计 | 第33-35页 |
| 3.4 通用架构整体设计 | 第35-41页 |
| 3.4.1 通用架构整体结构设计 | 第35-37页 |
| 3.4.2 图像缓冲设计 | 第37页 |
| 3.4.3 输出缓冲设计 | 第37-38页 |
| 3.4.4 权值缓冲设计 | 第38-39页 |
| 3.4.5 整体控制模块设计 | 第39-41页 |
| 3.5 本章小结 | 第41-42页 |
| 第四章 基于通用架构的ZynqNet加速器设计 | 第42-52页 |
| 4.1 ZynqNet介绍与分析 | 第42-44页 |
| 4.1.1 ZynqNet网络介绍 | 第42-44页 |
| 4.1.2 ZynqNet原有加速器分析 | 第44页 |
| 4.1.3 ZynqNet计算特征分析 | 第44页 |
| 4.2 基于ZynqNet的ECM模块设计 | 第44-48页 |
| 4.2.1 计算精度优化 | 第44-45页 |
| 4.2.2 PE单元设计 | 第45-46页 |
| 4.2.3 ECM模块设计 | 第46-48页 |
| 4.3 基于ZynqNet的整体硬件架构设计 | 第48-50页 |
| 4.3.1 整体硬件架构设计 | 第48-50页 |
| 4.3.2 全局平均池化模块设计 | 第50页 |
| 4.4 本章小结 | 第50-52页 |
| 第五章 基于ZynqNet的FPGA加速器 | 第52-60页 |
| 5.1 实验平台与数据集 | 第52-53页 |
| 5.1.1 实验平台 | 第52-53页 |
| 5.1.2 ImageNet数据集与图像预处理 | 第53页 |
| 5.2 实验结果与分析 | 第53-59页 |
| 5.2.1 ZynqNet加速器的实验结果 | 第53-55页 |
| 5.2.2 原有设计与本文设计对比分析 | 第55-57页 |
| 5.2.3 不同平台的性能对比分析 | 第57-59页 |
| 5.3 本章小结 | 第59-60页 |
| 第六章 总结与展望 | 第60-62页 |
| 6.1 全文总结 | 第60-61页 |
| 6.2 研究展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 附录:作者在攻读硕士学位期间发表的论文 | 第67页 |