| 摘 要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状及发展态势 | 第11-13页 |
| 1.3 本文的主要贡献与创新 | 第13页 |
| 1.4 本文的结构安排 | 第13-14页 |
| 第二章 万兆级网络接.兼容可行性分析 | 第14-23页 |
| 2.1 网络物理层规范标准对比分析 | 第14-17页 |
| 2.1.1 万兆以太网物理层规范标准工作原理 | 第14-16页 |
| 2.1.2 光纤通道物理层规范标准工作原理 | 第16页 |
| 2.1.3 物理层规范标准对比分析 | 第16-17页 |
| 2.2 主流光收发器对比分析 | 第17-21页 |
| 2.3 具有万兆级接.的网络测试系统 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 兼容接.整体设计 | 第23-41页 |
| 3.1 兼容接.整体设计 | 第23-30页 |
| 3.1.1 兼容接.整体设计框架 | 第23-24页 |
| 3.1.2 硬件接.电路设计方案 | 第24-26页 |
| 3.1.3 时钟数据恢复器 | 第26-27页 |
| 3.1.4 高速串行收发器 | 第27页 |
| 3.1.5 硬件接.电路的XGMII接.和XAUI接 | 第27-30页 |
| 3.2 硬件接.电路设计 | 第30-40页 |
| 3.2.1 硬件接.电路的基本配置 | 第30-31页 |
| 3.2.2 硬件接.电路原理图设计 | 第31-37页 |
| 3.2.3 硬件接.电路PCB设计 | 第37-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第四章 兼容接.逻辑功能设计 | 第41-60页 |
| 4.1 兼容接.逻辑功能设计 | 第41-42页 |
| 4.2 兼容接.逻辑功能模块设计 | 第42-53页 |
| 4.2.1 高速串并转换模块设计 | 第42-45页 |
| 4.2.2 编解码模块设计 | 第45-48页 |
| 4.2.3 CRC校验模块改进设计 | 第48-50页 |
| 4.2.4 扰码解扰码模块设计 | 第50-52页 |
| 4.2.5 光纤通道端.状态机设计 | 第52-53页 |
| 4.3 XGMII接.改进设计 | 第53-55页 |
| 4.3.1 异步双. RAM设计方案 | 第53-54页 |
| 4.3.2 异步FIFO设计方案 | 第54-55页 |
| 4.4 万兆以太网逻辑功能模块设计 | 第55-57页 |
| 4.5 兼容接.控制模块设计 | 第57-59页 |
| 4.6 本章小结 | 第59-60页 |
| 第五章 测试系统兼容接.逻辑功能验证 | 第60-74页 |
| 5.1 兼容接.逻辑功能验证 | 第60-67页 |
| 5.1.1 实验平台和开发环境介绍 | 第60-61页 |
| 5.1.2 GTX IPCore的基本配置 | 第61-64页 |
| 5.1.2 验证结果分析 | 第64-67页 |
| 5.2 兼容接.逻辑功能模块仿真验证 | 第67-71页 |
| 5.2.1 高速串并转换模块仿真验证 | 第67-68页 |
| 5.2.2 编解码模块仿真验证 | 第68-70页 |
| 5.2.3 CRC校验模块仿真验证 | 第70页 |
| 5.2.4 扰码解扰码模块仿真验证 | 第70-71页 |
| 5.2.5 光纤通道端.状态机仿真验证 | 第71页 |
| 5.3 XGMII改进接.仿真验证 | 第71-72页 |
| 5.3.1 异步双. RAM模块仿真验证 | 第71-72页 |
| 5.3.2 异步FIFO模块仿真验证 | 第72页 |
| 5.4 万兆以太网功能模块仿真验证 | 第72-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 本文工作总结 | 第74页 |
| 6.2 设计与研究的不足和课题展望 | 第74-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |