| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-20页 |
| 1.1 课题背景及研究的目的和意义 | 第9-10页 |
| 1.2 国内外研究发展现状分析 | 第10-19页 |
| 1.2.1 NAND flash 研究发展概述 | 第10-16页 |
| 1.2.2 NAND flash ECC 纠错算法研究发展现状 | 第16-19页 |
| 1.3 本文主要内容及结构 | 第19-20页 |
| 第2章 BCH 纠错算法研究及验证 | 第20-36页 |
| 2.1 BCH 纠错算法研究 | 第20-30页 |
| 2.1.1 有限域概述及构造 | 第20-21页 |
| 2.1.2 线性分组码和循环码 | 第21-24页 |
| 2.1.3 二进制 BCH 算法参数意义及选取 | 第24-26页 |
| 2.1.4 BCH 编码过程 | 第26-27页 |
| 2.1.5 BCH 译码过程 | 第27-30页 |
| 2.2 BCH 算法功能验证 | 第30-34页 |
| 2.2.1 软件算法功能特性 | 第30-31页 |
| 2.2.2 功能验证步骤 | 第31-32页 |
| 2.2.3 算法功能验证实例 | 第32-34页 |
| 2.3 设计优化 | 第34-35页 |
| 2.4 本章小结 | 第35-36页 |
| 第3章 BCH 纠错算法固件设计 | 第36-50页 |
| 3.1 BCH 编码器固件设计 | 第36-41页 |
| 3.1.1 参数选取分析 | 第36-37页 |
| 3.1.2 32 位并行编码器设计 | 第37-39页 |
| 3.1.3 编码器的逻辑实现 | 第39-41页 |
| 3.2 BCH 译码器固件设计 | 第41-49页 |
| 3.2.1 有限域的构建 | 第41-43页 |
| 3.2.2 译码器的逻辑实现 | 第43-49页 |
| 3.3 本章小结 | 第49-50页 |
| 第4章 固件 BCH 纠错算法测试 | 第50-65页 |
| 4.1 验证平台搭建 | 第50-53页 |
| 4.1.1 验证平台结构概述 | 第50-51页 |
| 4.1.2 基于 Zynq 的固件验证架构 | 第51-53页 |
| 4.2 测试方法及过程 | 第53-54页 |
| 4.3 固件仿真测试 | 第54-56页 |
| 4.4 实物纠错能力测试 | 第56-61页 |
| 4.4.1 基于 P/E(PROGRAM/ERASE 编程擦除次数)纠错能力测试 | 第56-59页 |
| 4.4.2 基于存储时间纠错能力测试 | 第59-61页 |
| 4.5 I/O 读写速度变化率测试 | 第61-63页 |
| 4.5.1 NAND flash 写入速度变化率测试 | 第61-62页 |
| 4.5.2 NAND flash 读取速度变化率测试 | 第62-63页 |
| 4.6 逻辑资源使用情况测试 | 第63-64页 |
| 4.7 本章小结 | 第64-65页 |
| 结论 | 第65-66页 |
| 参考文献 | 第66-71页 |
| 致谢 | 第71页 |
