基于FPGA的数字锁相环与直接数字频率合成器设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第13-16页 |
| 1.1 研究工作的背景与意义 | 第13-14页 |
| 1.2 国内外研究现状及不足 | 第14-15页 |
| 1.3 本文的主要贡献与创新 | 第15页 |
| 1.4 本论文的结构安排 | 第15-16页 |
| 第二章 频率合成技术的基础理论 | 第16-27页 |
| 2.1 频率合成器性能指标 | 第16-17页 |
| 2.2 基本的频率合成技术 | 第17-22页 |
| 2.2.1 直接模拟频率合成技术（DAFS） | 第18-19页 |
| 2.2.2 间接模拟频率合成技术（IAFS） | 第19-21页 |
| 2.2.3 直接数字频率合成技术（DDFS） | 第21-22页 |
| 2.3 混合频率合成技术 | 第22-26页 |
| 2.3.1 DDFS直接激励PLL | 第23-24页 |
| 2.3.2 DDFS作为PLL分频器 | 第24页 |
| 2.3.3 DDFS与PLL环外混频方案 | 第24-25页 |
| 2.3.4 DDFS与PLL环内混频方案 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 FAPLL混合频率合成方法研究 | 第27-42页 |
| 3.1 飞加法器结构及工作原理 | 第27-35页 |
| 3.1.1 飞加法器输出波形分析 | 第29-32页 |
| 3.1.2 飞加法器输出频率分析 | 第32-35页 |
| 3.2 数字锁相环结构及工作原理 | 第35-39页 |
| 3.2.1 数字鉴相器典型结构 | 第35-37页 |
| 3.2.2 数字滤波器典型结构及Z域传递函数 | 第37-38页 |
| 3.2.3 数控振荡器典型结构及Z域传递函数 | 第38-39页 |
| 3.3 FAPLL频率合成方法研究 | 第39-40页 |
| 3.4 本章小结 | 第40-42页 |
| 第四章 FAPLL混合频率合成器的设计 | 第42-62页 |
| 4.1 飞加法器的Simulink模型与仿真 | 第42-43页 |
| 4.1.1 多相时钟 | 第42-43页 |
| 4.1.2 相位累加器 | 第43页 |
| 4.1.3 D触发器 | 第43页 |
| 4.2 数字锁相环的Simulink模型与仿真 | 第43-48页 |
| 4.2.1 数字鉴相器（DPF） | 第44-45页 |
| 4.2.2 数字环路滤波器（DLF） | 第45-47页 |
| 4.2.3 数字压控振荡器（DCO） | 第47-48页 |
| 4.3 FAPLL系统仿真 | 第48-60页 |
| 4.3.1 FAPLL输出典型波形 | 第49-51页 |
| 4.3.2 FAPLL输出典型频谱 | 第51-60页 |
| 4.4 本章小结 | 第60-62页 |
| 第五章 FPGA验证与实现 | 第62-73页 |
| 5.1 FPGA硬件条件介绍 | 第62-63页 |
| 5.2 飞加法器相位累加器的设计 | 第63-66页 |
| 5.3 数字锁相环的FPGA设计 | 第66-67页 |
| 5.4 FAPLL的整体测试 | 第67-72页 |
| 5.5 本章小结 | 第72-73页 |
| 第六章 全文总结与展望 | 第73-75页 |
| 6.1 全文总结 | 第73页 |
| 6.2 后续工作展望 | 第73-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-79页 |
