| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 研究背景 | 第10-14页 |
| 1.1.1 处理器存储层次 | 第10-12页 |
| 1.1.2 多处理器发展及架构 | 第12-13页 |
| 1.1.3 处理器性能与cache命中率 | 第13-14页 |
| 1.2 研究现状与研究意义 | 第14-16页 |
| 1.3 论文内容安排 | 第16-18页 |
| 第二章 片上高速缓存的相关原理与机制 | 第18-30页 |
| 2.1 高速缓存的架构与管理 | 第18-24页 |
| 2.1.1 高速缓存的映射方式 | 第18-20页 |
| 2.1.2 高速缓存的写策略 | 第20-21页 |
| 2.1.3 高速缓存一致性 | 第21-24页 |
| 2.2 组相联高速缓存的访问 | 第24-26页 |
| 2.3 高速缓存的替换算法 | 第26-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 共享高速缓存划分及伪LRU替换算法 | 第30-41页 |
| 3.1 共享高速缓存划分原理及框架 | 第30-36页 |
| 3.1.1 LRU栈特性 | 第31-34页 |
| 3.1.2 监测模块 | 第34-35页 |
| 3.1.3 划分模块 | 第35-36页 |
| 3.2 伪LRU替换算法 | 第36-40页 |
| 3.2.1 NRU替换算法 | 第36-38页 |
| 3.2.2 二叉树伪LRU替换算法 | 第38-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第四章 基于二叉树伪LRU替换算法的高速缓存划分 | 第41-54页 |
| 4.1 划分机制框架 | 第41页 |
| 4.2 基于二叉树伪LRU替换算法的监测模块 | 第41-46页 |
| 4.3 划分模块及其工作机制 | 第46-50页 |
| 4.3.1 划分粒度 | 第47-48页 |
| 4.3.2 边沿划分模块 | 第48-49页 |
| 4.3.3 划分机制 | 第49-50页 |
| 4.4 仿真测试 | 第50-53页 |
| 4.4.0 Multi2Sim体系结构仿真工具 | 第50-51页 |
| 4.4.1 仿真平台及用例 | 第51-52页 |
| 4.4.2 仿真结果 | 第52-53页 |
| 4.5 本章小结 | 第53-54页 |
| 第五章 共享高速缓存划分关键模块Verilog实现 | 第54-63页 |
| 5.1 子模块Verilog仿真 | 第55-60页 |
| 5.1.1 监测模块Verilog仿真 | 第55-58页 |
| 5.1.2 划分模块Verilog仿真 | 第58-60页 |
| 5.2 随机化测试 | 第60-62页 |
| 5.2.1 随机化访存序列生成 | 第60-61页 |
| 5.2.2 参考C模型及其输出文件 | 第61页 |
| 5.2.3 验证方案 | 第61-62页 |
| 5.2.4 验证结果 | 第62页 |
| 5.3 本章小结 | 第62-63页 |
| 第六章 结论 | 第63-65页 |
| 6.1 总结 | 第63-64页 |
| 6.2 展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 攻硕期间的研究成果 | 第70页 |